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Die vorliegende Erfindung betrifft einen Sigma-Delta-D/A-Wandler (300) mit N Stufen, wobei die n-te Stufe, mit n = 1, 2, 3... N, folgendes umfasst, einen ersten Addierer (10), welcher ein Nutzsignal x(k) (12) mit einem Fehlersignal errn(k-1) zu einem Eingangssignal en(k) (14) addiert, einen Quantisierer (16), welcher das Eingangssignal en(k) (14) gemäss einer vorbestimmten Quantisierungsfunktion zu einem Ausgangssignal yn(k) (18) quantisiert, sowie einen zweiten Addierer (20), welcher das Eingangssignal en(k) (14) mit dem invertierten Ausgangssignal yn(k) zu xn(k) (21) addiert und einem Verzögerungsglied (22) zuführt, welches das Signal xn(k) (21) um eine Taktperiode verzögert als das Fehlersignal errn(k-1) an den ersten Addierer (10) abgibt. Zwischen dem zweiten Addierer (20) und dem Verzögerungsglied (22) ist ein Betragsminderer (24) vorgesehen, welcher den Betrag |xn(k)| des Signals xn(k) (21) um wenigstens eine kleinste darstellbare Zahleneinheit erniedrigt, wenn xn(k)≠0 ist.
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