| 主权项 |
1. 一种快取记忆体系统,包含:记忆体,由复数的储存体所组成;以及一个快取控制器,传送一个快取更新指令到一个受中央处理单元CPU所指示的直接记忆体存取DMA控制器;其中该DMA控制器依据从该快取控制器接收的指令,在主记忆体与快取记忆体之间传输资料。2. 如申请专利范围第1项之快取记忆体系统,其中该复数的记忆体之储存体可被不同的资源同时存取。3. 如申请专利范围第1项之快取记忆体系统,其中,当欲更新之该复数之储存体之其中一个并非正被中央处理单元CPU使用时,在不中止该中央处理单元的处理过程之情况下,资料可在该快取记忆体与该主记忆体之间传输。4. 如申请专利范围第1项之快取记忆体系统,其中,当欲更新之该复数之储存体之其中一个正被中央处理单元CPU使用时,则建构记忆体以便协调在该中央处理单元与该DMA控制器间之储存体的存取。5. 如申请专利范围第1项之快取记忆体系统,其中,该快取控制器具有一命令暂存器,于其中储存从该中央处理单元而来的快取更新指令,而且当发生一个快取记忆体未命中时,或当该快取控制器侦测到那资料已写入到该命令暂存器时,于其中发布一个DMA传输指令到该DMA控制器。6. 如申请专利范围第1项之快取记忆体系统,其中,当该中央处理单元CPU于该快取控制器为该命令暂存器执行一个命令传输指令时,该快取控制器依据储存于该命令暂存器的启动位址资料与传输区块资料数,而发出一个DMA传输启动指令到该DMA控制器,用以使该DMA控制器依据从该快取控制器而来之指令,而在主记忆体与快取记忆体间传输资料。7. 如申请专利范围第1项之快取记忆体系统,其中,该DMA控制器系经由一个DMA位址滙流排与一个DMA资料滙流排,连接到该记忆体的储存体。8. 如申请专利范围第1项之快取记忆体系统,其中,该CPU系经由一个位址滙流排与一个资料滙流排,连接到快取控制器,并经由该快取控制器使该CPU更与该记忆体之储存体连接,且其中之该DMA控制器系经由一个存取滙流排与一个资料滙流排,连接到该主记忆体。9. 如申请专利范围第7项之快取记忆体系统,于其中,多工器配置于该记忆体之储存体,且介设于储存体和该DMA位址滙流排与该DMA资料滙流排之间,用以允许每个储存体选择一个可使资料传送进出的装置。 |
