| 主权项 |
1.一种串列/并列选择转换器,包含有:一多数用以接收/输出一串列资料讯号的串列输入/输出交换栓锁器;一多数用以接收/输出一并列资料讯号的并列输入/输出交换栓锁器;一用以接收一控制讯号及一串/并列选择控制讯号的NAND闸极;一用以接收自该NAND闸极输出之一讯号的反向器;一多数由自该NAND闸极与该反向器输出之讯号所控制,用以传送该等并列输入/输出交换栓锁器之每一个的一端子D与该等串列输入/输出交换栓锁器之每一个的一端子Q的一输出或一输入的传送闸极;一用以反向该串/并列选择控制讯号的反向器;一多数由该串/并列选择控制讯号与其经反向的讯号所控制,用以传送某个串列输入/输出交换栓锁器的该端子Q及其下一个串列输入/输出交换栓锁器之一端子D的一输入或一输出的传送闸极;及一多数由自该NAND闸极与该反向器输出之讯号所控制,用以传送某个串列输入/输出交换栓锁器的该端子Q及其下一个串列输入/输出交换栓锁器之一端子D的一输入或一输出的传送闸极。2.如申请专利范围第1项之转换器,其中该串列输入/输出交换栓锁器的每一个包含有:串接在一供应电压与一地电位之间的一第一PMOS电晶体栓锁单元及一第一NMOS电晶体栓锁单元;与该第一PMOS电晶体栓锁单元及该第一NMOS电晶体栓锁单元接在一起,用以输出一第一交换讯号的一第一反向器;串接在一供应电压与一地电位之间的一第二PMOS电晶体栓锁单元及一第二NMOS电晶体栓锁单元;与该第二PMOS电晶体栓锁单元及该第二NMOS电晶体栓锁单元接在一起,用以输出一第二交换讯号的一第二反向器;用以反向该串/并列选择控制讯号的一第三反向器;每一个均由该串/并列选择控制讯号及其反向讯号所控制,串接在该等端子D与Q之间,用以传送资料的第一至第四传送闸极;及与该第一PMOS电晶体栓锁单元及该第一NMOS电晶体栓锁单元接在一起,用以输出一讯号至该第四传送闸极的一第四反向器。3.如申请专利范围第2项之转换器,其中该第一PMOS电晶体栓锁单元包含有:串接在该供应电压及该第一NMOS电晶体栓锁单元之间,具有用以分别接收该第一交换讯号及该第一外部时钟讯号之闸极的第一及第二PMOS电晶体;及串接在该供应电压及该第一NMOS电晶体栓锁单元之间,具有用以分别接收该第二交换讯号及该第一外部时钟讯号的一反向讯号之闸极的第三及第四PMOS电晶体,其中该第一及第三PMOS电晶体的源极被接在一起而且第二及第四PMOS电晶体的汲极也被接在一起。4.如申请专利范围第2项之转换器,其中该第二PMOS电晶体栓锁单元包含有:串接在该供应电压及该第二NMOS电晶体栓锁单元之间,具有用以分别接收一自该端子D输出经过该第二传送闸极的讯号及该第一外部时钟讯号之闸极的第一及第二PMOS电晶体;及串接在该供应电压及该第二NMOS电晶体栓锁单元之间,具有用以分别接收该第二交换讯号及该第一外部时钟讯号的一反向讯号之闸极的第三及第四PMOS电晶体,其中该第一及第三PMOS电晶体的源极被接在一起而且第二及第四PMOS电晶体的汲极也被接在一起。5.如申请专利范围第2项之转换器,其中该第一NMOS电晶体栓锁单元包含有:串接在该第一PMOS电晶体栓锁单元与地电位之间,具有用以分别接收该第一外部时钟讯号的该经反向的讯号及该第一交换讯号之闸极的第一及第二NMOS电晶体;及串接在该第一PMOS电晶体栓锁单元与地电位之间,具有用以分别接收该第一外部时钟讯号与该第二交换讯号的第三及第四NMOS电晶体,其中第一及第三NMOS电晶体的汲极共接而第二及第四NMOS电晶体的源极共接。6.如申请专利范围第2项之转换器,其中该第二NMOS电晶体栓锁单元包含有:串接在该第二PMOS电晶体栓锁单元与地电位之间,具有用以分别接收该该第一外部时钟讯号的该经反向的讯号及自该端子D输出通过该第二传送闸极之讯号的闸极的第一及第二NMOS电晶体;串接在该第二PMOS电晶体栓锁单元与地电位之间,具有用以分别接收该第一外部时钟讯号与该第二交换讯号的第三及第四NMOS电晶体,其中第一及第三NMOS电晶体的汲极共接而第二及第四NMOS电晶体的源极共接。7.如申请专利范围第2项之转换器,其中当该串/并列选择控制讯号为一低准位讯号时,该等串/并列交换栓锁器的每一个的该端子D及该端子Q分别变成一输入端及一输出端,而当该串/并列选择控制讯号为一高准位讯号时,该端子D及该端子Q分别变成一输出端及一输入端。8.如申请专利范围第1项之转换器,其中该等串/并列交换栓锁器的每一个包含有:串接在该供应电压与地电位之间的一第三PMOS电晶体栓锁单元及一第三NMOS电晶体栓锁单元;用以反向该串/并列选择控制讯号的一第一反向器;由该串/并列选择控制讯号及其经反向之讯号控制并耦接在该等端子D与Q之间用以传送资料的第一至第四传送闸极;具有与该第三PMOS电晶体栓锁单元及该第三NMOS电晶体栓锁单元接在一起之一第一输入端子,及一用以接收一重置讯号的第二输入端子的一NAND闸极;及用以相继反向一自该NAND闸极输出之讯号的第二及第三反向器。9.如申请专利范围第8项之转换器,其中该第三PMOS电晶体栓锁单元包含有:串接在该供应电压与该第三NMOS电晶体之间,具有用以分别接收一自端子D经过该第二传送闸极之讯号及该第二外部时钟讯号之一反向讯号的闸极的第一及第二PMOS电晶体;及串接在该供应电压与该第三NMOS电晶体之间,具有用以分别接收自该NAND闸极输出之该讯号与该第二外部时钟讯号的闸极的第三及第四PMOS电晶体,其中该第一及第三PMOS电晶体的源极共接在一起而该第二及第四PMOS电晶体的汲极共接在一起。10.如申请专利范围第8项之转换器,其中该第三NMOS电晶体栓锁单元包含有:串接在该第三PMOS电晶体与地电位之间,具有用以分别接收该第二外部时钟讯号及自该端子D输出经过该第二传送闸极之讯号的闸极之第一及第二NMOS电晶体;及串接在该第三PMOS电晶体与地电位之间,具有用以分别接收该第二外部时钟讯号之反向讯号与自NAND闸极输出的讯号之闸极的第三及第四NMOS电晶体,其中该第一及第三NMOS电晶体的汲极接在一起而该第二及第四NMOS电晶体的源极接在一起。11.如申请专利范围第1项之转换器,其中该等串列交换栓锁器及该等并列交换栓锁器系其一输入/输出功能由一栓锁控制讯号所控制之双向性的单元。12.如申请专利范围第1项之转换器,其中当该串/并列选择控制讯号为一低准位讯号时,该等串列输入/输出交换栓锁器与该等并列输入/输出交换栓锁器的每一个端子D与端子Q分别变成一输入端子及一输出端子,而当该串/并列选择控制讯号为一高准位讯号时,每一个端子D与端子Q分别变成一输出端子及一输入端子。13.如申请专利范围第1项之转换器,其中当该串/并列选择控制讯号为一高准位讯号且控制讯号为一低准位讯号时,一输入端子,即某个串列输入/输出交换栓锁器的一端子Q不接收自一输出端子(下一个串列输入/输出交换栓锁器之一端子Q)所输出之一讯号。图式简单说明:第一图系一传统串并列转换器的方块图;第二图A至第二图H系第一图之时序图;第三图系一根据本发明之一串/并列选择转换器的方块图;第四图A至第四图J系第三图的时序图当一输入之串列资料讯号被输出作为一并列资料讯号时;第五图A至第五图J系第三图的时序图当一输入之并列资料讯号被输出作为一串列资料讯号时;第六图系一举例说明一串列输入/输出交换栓锁器单元的电路图;及第七图系一举例说明一并列输入/输出交换栓锁器单元的电路图。 |
