发明名称 有增强可控性能的先进先出缓冲存储系统
摘要 FIFO缓冲存储系统,包括:N个串接FIFO缓存器;产生第二时钟信号的时钟;第一控制装置,用来在对来自各缓存器的充满旗标信号作出响应并在少于(N-1)个缓存器充满时产生与第一时钟信号同步的写入信号;第二控制装置,用来在对来自各缓存器的全空旗标信号作出响应并在存入了输入数据的前三个缓存器非全空状态时产生与第二时钟信号同步的读出信号以启动读出操作,及在对写入和终止信号作出响应时,在最后一位输入数据从缓存器读出后终止读出操作。
申请公布号 CN1052093C 申请公布日期 2000.05.03
申请号 CN94117664.9 申请日期 1994.10.28
申请人 大宇电子株式会社 发明人 朴龙圭
分类号 G11C7/00 主分类号 G11C7/00
代理机构 永新专利商标代理有限公司 代理人 蹇炜
主权项 1、一种用来暂时存储由数据发生源产生的输入数字数据并产生具有恒定比特率的输出数字数据的先进先出(FIFO)缓冲存储系统,其中的数据发生源提供第一时钟信号和表明产生了输入数字数据的最后一个数位的终止信号,其特征在于,该系统包括:N个串接的FIFO缓冲存储器,每个串接FIFO缓冲存储器在对写入信号作出响应时依次地存入输入数字数据,在对读出信号作出响应时依次地产生输出数字数据,还产生包括分别代表各自的充满状态和全空状态的充满旗标信号和全空旗标信号,N是一个大于3的正整数;一个用来产生第二时钟信号的时钟;第一控制装置,它用来在对来自各串接FIFO缓冲存储器的充满旗标信号作出响应时,并在少于(N-1)个串接FIFO缓冲存储器被充满的情形下,产生与第一时钟信号相同步的写入信号;以及第二控制装置,它用来在对来自各串接FIFO缓冲存储器的全空旗标信号作出响应时,并在已经依次存入了输入数字数据的前三个串接FIFO缓冲存储器不处在全空状态的情形下,产生与第二时钟信号相同步的读出信号以启动读出操作,它还用来在对写入信号和终止信号作出响应时,在最后一位输入数据从串接FIFO缓冲存储器中被读出之后,终止读出操作。
地址 韩国汉城