制造积体电路元件隔离区的方法

摘要

一种制造积体电路元件隔离区的方法，其主要系先于一半导体基底上欲形成隔离区的部分蚀刻形成一浅沟槽(shallow trench)，并在此浅沟槽角落的下方蚀刻形成边缘沟槽(peripheral trench)，接着进行一短暂热氧化反应而在隔离区内形成平坦的场氧化层，其增加的体积正好填满上述浅沟槽和边缘沟槽的空间内，且尚留有些许孔洞(voids)，藉此可有效降低热应力，并降低其介电常数，以减少于高速元件操作时的RC时间延迟。除此之外，本制造方法制得的元件隔离区由于氧化时间较传统制程者短，不仅节约成本，并可减小鸟嘴和白带效应。同时，由于形成有深入基底的边缘沟槽，可防止电子冲穿(punchthrough)的发生。再者，由于热氧化反应时含氧气体系均匀地通入大小一致的边缘沟槽内，因此可避免如知沟槽式元件隔离区形成时窄沟槽内氧化层薄化的缺点。

主权项

1.一种制造积体电路元件隔离区的方法,包括下列步骤:(a)在一矽基底上依序形成一垫氧化层和一氮化矽层;(b)蚀刻该氮化矽层、该垫氧化层、及该矽基底表面部分以形成一浅沟槽;(c)在上述各层露出的表面上形成一介电质层;(d)在该浅沟槽的角落该介电质层上形成一钛间隔层;(e)进行一热处理使得该钛间隔层与相邻部分的介电质层反应以形成一钛化合物;(f)去除该钛化合物以露出该矽基底;(g)利用剩余未反应的介电质层当作罩幕蚀刻该矽基底,用以在该浅沟槽角落的下方形成边缘沟槽;(h)去除该介电质层;(i)布植离子进入该浅沟槽和该边缘沟槽的底部;(j)进行一氧化反应以形成一场氧化层,其填满该浅沟槽及该边缘沟槽,该氧化反应并使得该植入的离子扩散而形成通道截止区;以及(k)去除该氮化矽层和该垫氧化层,完成该元件隔离区的制程。2.如申请专利范围第1项所述的方法,其中步骤(a)该垫氧化层的厚度是介于50埃至500埃,该氮化矽层的厚度是介于500埃至2000埃。3.如申请专利范围第1项所述的方法,其中步骤(b)蚀刻该矽基底表面部分的深度是介于1000埃至3000埃。4.如申请专利范围第1项所述的方法,其中步骤(c)该介电质层是一厚度介于300埃至1000埃的二氧化矽层。5.如申请专利范围第1项所述的方法,其中步骤(c)该介电质层是一厚度介于300埃至1000埃的氮化矽层。6.如申请专利范围第1项所述的方法,其中步骤(d)形成该钛间隔层的步骤包括:沈积一钛层覆盖在该介电质层上;以及回蚀刻该钛层以形成该钛间隔层。7.如申请专利范围第6项所述的方法,其中该钛间隔层的厚度是介于500埃至1500埃。8.如申请专利范围第1项所述的方法,其中步骤(e)该热处理是在800至1000℃温度下加热5至300秒。9.如申请专利范围第1项所述的方法,其中步骤(g)该边缘沟槽的深度是介于3000埃至8000埃。10.如申请专利范围第1项所述的方法,其中步骤(h)该氧化反应是在氧气环境下于800至1100℃温度加热5至30分钟以形成该场氧化层。图式简单说明:第一图A至第一图E是剖面示意图,绘示习知之局部氧化方形成隔离层的制造流程;以及第二图A至第二图F是剖面示意图,绘示根据本发明方法一较佳实施例的制造流程。