| 主权项 |
1.一种半导体记忆体装置,其具有2位元预取指令功能,可依序输出对应于外部提供或内部产生之第一行位址之第一记忆体晶胞资料,以及对应于由第一行位址递增之第二行位址之第二记忆体晶胞资料,该装置包含:奇记忆体晶胞阵列,包含对应于奇行位址之记忆体晶胞;奇行位址解码器,对应于该奇记忆体晶胞阵列;奇资料保持电路,用以保持该奇记忆体晶胞阵列之读取资料;偶记忆体晶胞阵列,包含对应于号偶行位址之记忆体晶胞;偶行位址解码器,对应于该偶记忆体晶胞阵列;偶资料保持电路,用以保持该偶记忆体晶胞阵列之读取资料;其中当该第一行位址中之最低有效位元为奇数时,该奇资料保持电路之保持时间比该偶资料保持电路之保持时间快速。2.如申请专利范围第1项之半导体记忆体装置,其中当该第一行位址之最低有效位元为偶数时,该偶资料保持电路保持时间约等于该奇资料保持电路保持时间。3.如申请专利范围第1或2项之半导体记忆体装置,包含算数电路,用以将该第一行位址之第二与第三下位元原封不动地送到该奇位址解码器,并在该最低有效位元为偶数时,将该第二与第三下位元原封不动地送到该偶位址解码器,而在该最低有效位元为奇数时,递增该第二与第三下位元之値,并将递增之下位元値送到该偶位址解码器。4.如申请专利范围第1或2项之半导体记忆体装置,还包含资料闩锁信号产生器,用以产生提供该奇资料保持电路保持时序之奇资料闩锁信号以及提供该偶资料保持电路时序之偶资料闩锁信号。5.如申请专利范围第1或2项之半导体记忆体装置,其中该奇资料保持电路包含奇资料滙流排放大器,用以保持该奇记忆体晶胞阵列对资料滙流排之输出资料;而该偶资料保持电路包含偶资料滙流排放大器,用以保持该偶记忆体晶胞阵列对资料滙流排之输出资料。6.如申请专利范围第5项之半导体记忆体装置,其中还包含:第一输出闩锁电路,用以在该最低有效位元为偶数时根据第一时钟锁定由该偶资料保持电路所保持之输出资料,并在该最低有效位元为奇数时根据第一时钟锁定该奇资料保持电路所保持之输出资料;第二输出闩锁电路,用以在该最低有效位元为偶数时根据第二时钟锁定由该奇资料保持电路所保持之输出资料,并在该最低有效位元为奇数时根据第二时钟锁定该偶资料保持电路所保持之输出资料。7.一种半导体记忆体装置,其具有2位元预取指令功能,可依序输出对应于外部提供或内部产生之第一行位址之第一记忆体晶胞资料,以及对应于由第一行位址递增之第二行位址之第二记忆体晶胞资料,该装置包含:奇记忆体晶胞阵列,包含对应于奇行位址之记忆体晶胞;奇行位址解码器,对应于该奇记忆体晶胞阵列;奇资料保持电路,用以保持该奇记忆体晶胞阵列之读取资料;偶记忆体晶胞阵列,包含对应于号偶行位址之记忆体晶胞;偶行位址解码器,对应于该偶记忆体晶胞阵列;偶资料保持电路,用以保持该偶记忆体晶胞阵列之读取资料;预解码器,用以解码该第一行位址之最低两个下位元;奇位址闩锁电路,用以锁定该预解码信号并提供预解码信号至该奇解码器;偶位址闩锁电路,用以在该第一行位址为偶数时锁定预解码第一信号,并在该第一行位址为奇数时锁定对至少增加该等两个下位元之位址进行预解码之第二信号,并提供该第一或第二信号至该偶解码器。8.如申请专利范围第7项之半导体记忆体装置,其中当该第一行位址为奇数时,该偶位址闩锁电路锁定由该第一信号移位而得之第二信号。9.如申请专利范围第7项之半导体记忆体装置,其中该偶资料保持电路之保持时间与该奇资料保持电路之保持时间大约相同,这与该第一行位址为偶数或奇数无关。10.如申请专利范围第8项之半导体记忆体装置,其中该偶资料保持电路之保持时间与该奇资料保持电路之保持时间大约相同,这与该第一行位址为偶数或奇数无关。11.如申请专利范围第7.8.9或10项之半导体记忆体装置,其中该奇资料保持电路包含奇资料滙流排放大器,用以保持该奇记忆体晶胞阵列对资料滙流排之输出资料;而该偶资料保持电路包含偶资料滙流排放大器,用以保持该偶记忆体晶胞阵列对资料滙流排之输出资料。12.如申请专利范围第11项之半导体记忆体装置,其中还包含:第一输出闩锁电路,用以在该最低有效位元为偶数时根据第一时钟锁定由该偶资料保持电路所保持之输出资料,并在该最低有效位元为奇数时根据第一时钟锁定该奇资料保持电路所保持之输出资料;第二输出闩锁电路,用以在该最低有效位元为偶数时根据第二时钟锁定由该奇资料保持电路所保持之输出资料,并在该最低有效位元为奇数时根据第二时钟锁定该偶资料保持电路所保持之输出资料。13.一种半导体记忆体装置,其具有2位元预取指令功能,可依序输出对应于外部提供或内部产生之第一行位址之第一记忆体晶胞资料,以及对应于由第一行位址递增之第二行位址之第二记忆体晶胞资料,该装置包含:奇记忆体晶胞阵列,包含对应于奇行位址之记忆体晶胞;奇行位址解码器,对应于该奇记忆体晶胞阵列;奇资料保持电路,用以保持该奇记忆体晶胞阵列之读取资料;偶记忆体晶胞阵列,包含对应于号偶行位址之记忆体晶胞;偶行位址解码器,对应于该偶记忆体晶胞阵列;偶资料保持电路,用以保持该偶记忆体晶胞阵列之读取资料;位址闩锁电路,包含:奇位址闩锁电路,用以锁定在该第一行位址之至少两个下位元解码之第一信号;与偶位址闩锁电路,用以在该第一行位址为偶数时锁定该第一信号,在该第一行位址为奇数时锁定由该第一信号移位而得之第二信号,并提供该第一或第二信号至该偶解码器。14.如申请专利范围第13项之半导体记忆体装置,其中该位址闩锁还包含内部位址计数器,用以产生由该奇位址闩锁电路之输出移位而得之第一内部信号;而该第一内部信号由该奇位址闩锁电路加以锁定,且该第一内部信号或由该第一内部信号移位而得之第二内部信号由该偶位址闩锁电路根据成组模式信号加以锁定。图式简单说明:第一图为用以说明2位元预取指令操作之时序图;第二图为2位元预取指令操作之行位址表列;第三图为本发明实施例之2位元预取指令电路;第四图为第三图之实施例电路在收到偶位址时的操作时序图;第五图为第三图之实施例电路在收到奇位址时的操作时序图;第六图为电路501,其中包含第三图之算术电路46与开关50;第七图显示整个半导体记忆体装置,其中显示此实施例中之资料滙流排放大器与输出资料闩锁电路之间的关系;第八图为第二实施例之电路图;第九图为第八图之电路的操作时序图;第十图为第八图之转换电路502之简化版本;第十一图为第十图之电路391.392.393.394之内部电路(第1部分);第十二图为第十图之电路391.392.393.394之内部电路(第2部分);第十三图为传统2位元预取指令电路;第十四图为第十三图之电路的操作时序图。 |
