| 主权项 |
1.一种具有最小记忆单元区域的动态随机存取记忆体的制造方法,形成在一半导体基底上,该制造方法包括下列步骤:提供具有该记忆单元区域之该半导体基底,该记忆单元区域系被复数个场氧化区围绕;沈积并定义一第一导电层,并形成字元线延伸到该单元区域,以形成用以作为复数个场效电晶体的复数个闸极电极,以及进一步的形成复数个第一与复数个第二源极/汲极区,分别相邻的设置在该些闸极电极的两侧;沈积一第一绝缘层于该基底上,并使其平坦;以一光阻罩幕与非等向性电浆蚀刻,形成复数个沟渠于该第一绝缘层中,对准该单元区域并垂直连往该些闸极电极,以及对准并延伸至该些第一与该些第二源极/汲极区;沿着表面沈积一第二导电层于该第一绝缘层上,并利用非等向性回蚀刻以在该些沟渠之侧壁上形成复数个侧壁间隙壁位元线;沈积一第二绝缘层,足够厚以填满位于该些侧壁间隙壁位元线之间之该些沟渠,并提供一平坦表面;在该第二与该第一绝缘层中非等向蚀刻出复数个接触窗开口,对准该些侧壁间隙壁位元线只兼并达至该些第一源极/汲极区;沈积一第三导电层以填满该些位元线接触窗开口,并选择性的去除该第二绝缘层表面上之该第三导电层,以形成复数个位元线接触连至该些第一源极/汲极区,以及与在该些位元线接触窗开口中暴露出来的该些侧壁间隙壁位元线接触;沈积一第三绝缘层;在该第三、第二与第一绝缘层中,对准该些侧壁间隙壁位元线之间非等向蚀刻出复数个开口,并达至该些第二源极/汲极区以形成复数个电容器终端接触窗开口;沿着表面在该些终端接触个中沈积一第四绝缘层,并进行非等向性回蚀刻,以在该些终端接触窗开口中,任何暴露出之该些侧壁间隙壁位元线上形成复数个绝缘间隙壁;沈积一第四导电层填满该些终端接触窗开口,以形成复数个终端接触连至该些第二源极/汲极区;以及形成复数个堆叠式电容器以完成该些具有最小记忆单元区域的动态随机存取记忆体。2.如申请专利范围第1项所述之制造方法,其中该第一导电层系为一多晶矽化金属层,由一具导电掺质之多晶矽层与一耐热之金属矽化层组成,其整体厚度约为1000-3000A。3.如申请专利范围第1项所述之制造方法,其中该第一绝缘层为氧化矽,其平坦化以后于该些字元线上之厚度约为3000-6000A。4.如申请专利范围第1项所述之制造方法,其中该第一绝缘层中蚀刻出的该些沟渠之深度约为500-2000A。5.如申请专利范围第1项所述之制造方法,其中该些沟渠分别具有小于2F之一宽度,其中F为该光阻罩幕之最小形体尺寸。6.如申请专利范围第1项所述之制造方法,其中该第二导电层为N+掺杂之多晶矽,其厚度约为600-1600A。7.如申请专利范围第1项所述之制造方法,其中该第二绝缘层为一硼磷矽化玻璃层。8.如申请专利范围第1项所述之制造方法,其中该第二绝缘层为一旋涂式玻璃层。9.如申请专利范围第1项所述之制造方法,其中该第三导电层为一同时掺杂N+的多晶矽层,其厚度必须足够填满该些位元线接触窗开口。10.如申请专利范围第1项所述之制造方法,其中该第三绝缘层系由一硼磷矽化玻璃层组成,其厚度约为500-3000A,该第三绝缘层之上表面具有一氮化矽蚀刻阻挡层,厚度约为60-200A。11.如申请专利范围第1项所述之制造方法,其中该第四绝缘层为氮化矽,厚度约为100-300A。12.如申请专利范围第1项所述之制造方法,其中该第四导电层为一同时掺杂N+的多晶矽层,其厚度必须足够填满该些终端接触窗开口。13.一种具有最小记忆单元区域的动态随机存取记忆体的制造方法,形成在一半导体基底上,该制造方法包括下列步骤:提供具有该些记忆单元区域之该半导体基底,该些记忆单元区域系被复数个场氧化区围绕;沈积并定义由掺杂多晶矽组成之一第一导电层,并形成字元线延伸到该单元区域,以形成用以作为复数个场效电晶体的复数个闸极电极,以及进一步的形成复数个第一与复数个第二源极/汲极区,分别相邻的设置在该些闸极电极的两侧;沈积一第一绝缘层于该基底上,并使其平坦;以一光阻罩幕与非等向性电浆蚀刻,形成复数个沟渠于该第一绝缘层中,对准该单元区域并垂直连往该些闸极电极,以及对准并延伸至该些第一与该些第二源极/汲极区;沿着表面沈积由掺杂多晶矽组成之一第二导电层于该第一绝缘层上,并利用非等向性回蚀刻以在该些沟渠之侧壁上形成复数个侧壁间隙壁位元线;沈积一第二绝缘层,足够厚以填满位于该些侧壁间隙壁位元线之间之该些沟渠,并提供一平坦表面;在该第二与该第一绝缘层中非等向蚀刻出复数个接触窗开口,对准该些侧壁间隙壁位元线只兼并连至该些第一源极/汲极区;沈积由掺杂多晶矽组成之一第三导电层以填满该些位元线接触窗开口,并选择性的去除该第二绝缘层表面上之该第三导电层,以形成复数个位元线接触连至该些第一源极/汲极区,以及与在该些位元线接触窗开口中暴露出来的该些侧壁间隙壁位元线接触;沈积一第三绝缘层;在该第三、第二与第一绝缘层中,对准该些侧壁间隙壁位元线之间非等向蚀刻出复数个开口,并连至该些第二源极/汲极区以形成复数个电容器终端接触窗开口;沿着表面在该些终端接触窗中沈积一第四绝缘层,并进行非等向性回蚀刻,以在该些终端接触窗开口中,任何暴露出之该些侧壁间隙壁位元线上形成复数个绝缘间隙壁;沈积由掺杂多晶矽组成之一第四导电层填满该些终端接触窗开口,以形成复数个终端接触连至该些第二源极/汲极区;以及形成复数个堆叠式电容器以完成该些具有最小记忆单元区域的动态随机存取记忆体。14.如申请专利范围第13项所述之制造方法,其中该第一导电层系为一多晶矽化金属层,由一具导电掺质之多晶矽层与矽化钨之一上层组成,其整体厚度约为1000-3000A。15.如申请专利范围第13项所述之制造方法,其中该第一绝缘层为氧化矽,其平坦化以后于该些字元线上之厚度约为3000-6000A。16.如申请专利范围第13项所述之制造方法,其中该第一绝缘层中蚀刻出的该些沟渠之深度约为500-2000A。17.如申请专利范围第13项所述之制造方法,其中该些沟渠分别具有小于2F之一宽度,其中F为该光阻罩幕之最小形体尺寸。18.如申请专利范围第13项所述之制造方法,其中该第二导电层由多晶矽组成,同时掺入一N型掺质,其厚度约为600-1600A。19.如申请专利范围第13项所述之制造方法,其中该第二绝缘层为一硼磷矽化玻璃层。20.如申请专利范围第13项所述之制造方法,其中该第二绝缘层为一旋涂式玻璃层。21.如申请专利范围第13项所述之制造方法,其中该第三导电层由多晶矽组成,同时掺入一N型掺质,其厚度必须足够填满该些位元线接触窗开口。22.如申请专利范围第13项所述之制造方法,其中该第三绝缘层系由一硼磷矽化玻璃层组成,其厚度约为500-3000A,该第三绝缘层之上表面具有一氮化矽蚀刻阻挡层,厚度约为60-200A。23.如申请专利范围第13项所述之制造方法,其中该第四绝缘层为氮化矽,厚度约为100-300A。24.如申请专利范围第13项所述之制造方法,其中该第四导电层由多晶矽组成,同时掺入一N型掺质,其厚度必须足够填满该些终端接触窗开口。25.一种具有最小记忆单元区域之动态随机存取记忆体于一半导体基底上,包括:一半导体基底,具有被复数个场氧化区围绕的该些记忆单元区域;一定义过之第一导电层,形成复数个字元线延伸至该些单元区域,以形成用以作为复数个场效电晶体的复数个闸极电极,以及进一步的形成复数个第一与复数个第二源极/汲极区,分别相邻的设置在该些闸极电极的两侧;一平坦的第一绝缘层设于该基底上,具有复数个沟渠于该第一绝缘层中,对准该单元区域并垂直连往该些闸极电极,以及对准并延伸至该些第一与该些第二源极/汲极区,该些沟渠之宽度在该些记忆单元区域中;导通形成于该些沟渠侧壁上之该些侧壁间隙壁,以提供复数个侧壁间隙壁位元线,以具有足够厚度一第二绝缘层填满位于该些侧壁间隙壁位元线之间之该些沟渠,该第二绝缘层具有一平坦表面;复数个位元线接触窗口,位于该第二与该第一绝缘层中,系对准该些侧壁间隙壁位元线之间,被蚀刻至该些第一源极/汲极区,并被一第三导电层填满以提供复数个位元线接触;一第三绝缘层设于该第二绝缘层上,且该第三、第二与第一绝缘层具有复数个电容器终端接触窗开口,位于该些侧壁间隙壁位元线之间,连至每一该些单元区域中的该些第二源极/汲极区接触区域;一第四绝缘层位于该些终端接触窗开口中,以隔离该些侧壁间隙壁位元线;以及一第四导电层,填满该些终端接触窗开口,以形成复数个终端接触与提供复数个储存电容器以完成该些动态随机存取记忆体单元。26.如申请专利范围第25项所述之动态随机存取记忆体,其中该些沟渠分别具有小于2F之一宽度,其中F为该光阻罩幕之最小形体尺寸。27.如申请专利范围第25项所述之动态随机存取记忆体,其中该些动态随机存取记忆体单元系共用该些位元线接触。28.如申请专利范围第25项所述之动态随机存取记忆体,其中该第一导电层为一多晶矽化金属层。29.如申请专利范围第25项所述之动态随机存取记忆体,其中该第二、第三与第四导电层为具有一N掺质之多晶矽,其浓度约为约为1.01019-1.01021原子/立方公分。30.如申请专利范围第25项所述之动态随机存取记忆体,其中位于该第一绝缘层内之该些沟渠具有一深度,约为500-2000A。图式简单说明:第一图A绘示为习知的一种具有6F2单元面积的DRAM元件的斜位元线单元布局上视图;第一图B绘示为习知的一种具有8F2单元面积的DRAM元件的折叠位元线单元布局的上视图;第二图绘示依照本发明一较佳实施例,具有共同位元线接触与侧壁间隙壁位元线的相邻两记忆单元的布局上视图;以及第三图A至第七图D绘示依照本发明一较佳实施例,制作新的DRAM单元的流程剖面图。 |
