| 主权项 |
1.一种降低形成于半导体基板上介层窗(Via hole)电阻値之方法,该基板具有元件形成于该基板上,一绝缘层形成于该元件上作为绝缘层,该方法至少包含:形成一导电层于该绝缘层上;形成一介电层于该绝缘层与该导电层上;形成介层窗(Via hole)于该介电层中;形成一金属层于该介电层上以及该分层窗之表面;形成一第一氮化金属层于该金属层上,作为一保护层;及形成一第二氮化金属层于该第一氮化金属层上,作为粘着层(Glue layer)。2.如申请范围第1项之方法,其中上述之介电层厚度约为6000埃至12000埃。3.如申请范围第1项之方法,其中上述之金属层为钛金属层。4.如申请范围第1项之方法,其中上述之第一氮化金属层为氮化钛层。5.如申请范围第1项之方法,其中上述之第二氮化金属层为氮化钛层。6.如申请范围第1项之方法,其中上述之第一氮化金属层之厚度约为100埃至300埃。7.如申请范围第1项之方法,其中上述之第二氮化金属层之厚度约为50埃至500埃。8.如申请范围第1项之方法,其中形成上述之金属层之方法为物理气相沈积法。9.如申请范围第1项之方法,其中形成上述之第一氮化金属层之方法为物理气相沈积法。10.如申请范围第1项之方法,其中上述之形成第二氮化金属层之方法为化学气相沈积法。11.如申请范围第1项之方法,其中上述之介电层为二氧化矽(SiO2)。12.如申请范围第1项之方法,其中上述之介电层为氮化矽(Si3N4)。13.如申请范围第1项之方法,其中上述之介电层为TEOS。图式简单说明:第一图为传统方法之形成元件于半导体基板上之截面图;第二图为传统方法之形成绝缘层、介电层以及金属层之截面图;第三图为传统方法之形成介层窗(Via hole)之截面图;第四图为传统方法之形成钛金属层于介层窗上之截面图;第五图为传统方法之形成氮化钛层于钛金属层上之截面图;第六图为本发明之形成元件于半导体基板上之截面图;第七图为本发明之形成绝缘层、介电层以及金属层之截面图;第八图为本发明之形成介层窗(Via hole)之截面图;第九图为本发明之形成钛金属层于介层窗上之截面图;第十图为本发明之形成第一氮化钛层于钛金属层上之截面图;及第十一图为本发明之形成第二氮化钛层于第一氮化钛层上之截面图。 |
