| 主权项 |
1.一种对可以程式化之记忆胞程式化之电路,该程 式化电路至少包含: 资料输入装置,用以接收一资料信号和一程式化信 号; 开关装置,与该资料输入装置相耦合并且由馈入之 该程式化信号以启动资料信号由资料输入装置的 输出端传送至该记忆胞; 电荷放电控制装置与该开关装置相耦合,其中上述 电荷放电控制装置包含: 一第一n型电晶体具有一闸极端、一源极端、和一 汲极端;该闸极端接至一偏压,该源极端接至接地 的参考电压,该汲极端和该开关装置相耦合;及 分路装置与该第一n型电晶体之汲极端相耦合;及 解多工器装置,与该开关装置相耦合,该解多工器 装置功能系做为指定该记忆胞,其中上述之解多工 器装置至少由一控制信号所控制。2.如申请专利 范围第1项之程式化电路,其中上述之资料输入装 置至少包含一反及闸且具有 资料信号输入端;及 程式化信号输入端。3.如申请专利范围第1项之程 式化电路,其中上述之开开装置至少包含: 反相器装置,该反相器装置和该资料输入装置相耦 合;及 第二n型电晶体,该第二n型电晶体与该反相器装置 的相耦合,该第二n型电晶体与该解多工器装置相 耦合,并且该第二n型电晶体接至该程式化信号端 。4.如申请专利范围第3项之程式化电路,其中上述 之反相器装置系CMOS电晶体。5.如申请专利范围第1 项之程式化电路,其中上述之分路装置至少包含一 p型电晶体,该p型电晶体具有一闸极端、一源极端 、和一汲极端,该源极端和该第一n型电晶体之汲 极端相耦合。6.如申请专利范围第5项之程式化电 路,其中上述之该p型电晶体的该闸极端接至一偏 压,该p型电晶体的该汲极端接至上述之接地的参 考电压。7.如申请专利范围第5项之程式化电路,上 述之分路装置更包含一第三n-型电晶体,该第三n- 型电晶体具有一闸极端接至上述之偏压、一源极 端接至上述之接地的参考电压、和一汲极端与该p -型电晶体之该汲源极端相耦合,并且该p-型电晶体 之该闸极端接至上述之接地的参考电压。8.如申 请专利范围第7项之程式化电路,其中上述之该第 三n型电晶体面积约为该第一n型电晶体的5-10倍大 。9.一种可以对快闪记忆体EEPROM记忆胞程式化之 电路,该电路至少包含: 资料输入装置,用以接收一资料信号和一程式化信 号; 开关装置,与该资料输入装置相耦合并且由馈入之 该程式化信号以启动资料信号由资料输入装置的 输出端传送至该记忆胞; 电荷放电控制装置与该开关装置相耦合,其中上述 电荷放电控制装置包含: 一第一n-型电晶体具有一闸极端一源极端和一汲 极端;及 一p-型电晶体具有一闸极端一源极端和一汲极端, 该p-型电晶体之该源极端和该n-型电晶体之该汲极 端相耦合,该p-型电晶体之该汲极端和该n-型电晶 体之该源极端相耦合,该p-型电晶体之该闸极端和 该n-型电晶体之该闸极端相耦合,该p-型电晶体之 该闸极端接至一偏压,该p-型电晶体之该汲极端接 至一接地的参考电压;及 解多工器装置与该开关装置相耦合其功能系做为 指定一个上述之记忆胞,其中上述之解多工器装置 至少由一控制信号所控制。10.如申请专利范围第9 项之程式化电路,其中上述之资料输入装置至少包 含一反及闸且具有 资料信号输入端;及 程式化信号输入端。11.如申请专利范围第9项之程 式化电路,其中上述之开关装置至少包含: 反相器装置,该反相器装置和该资料输入装置相耦 合;及 第二n型电晶体,该第二n型电晶体与该反相器装置 的相耦合,该第二n型电晶体与该解多工器装置相 耦合,并且该第二n型电晶体接至该程式化信号端 。12.如申请专利范围第11项之程式化电路,其中上 述之反相器装置系CMOS电晶体。13.一种对可以程式 化之记忆胞程式化之电路,该程式化电路至少包含 : 资料输入装置,用以接收一资料信号和一程式化信 号; 开关装置,与该资料输入装置相耦合并且由馈入之 该程式化信号以启动资料信号由资料输入装置的 输出端传送至该记忆胞; 电荷放电控制装置与该开关装置相耦合,其中上述 电荷放电控制装置包含: 第一n型电晶体具有一闸极端、一源极端、和一汲 极端;该闸极端接至一偏压,该源极端接至接地的 参考电压,该汲极端和该开关装置相耦合;及 第二n-型电晶体具有一闸极端接至上述之偏压、 一源极端接至上述之接地的参考电压、和一汲极 端与该p-型电晶体之该汲源极端相耦合,并且该p- 型电晶体之该闸极端接至上述之接地的参考电压; 一p-型电晶体具有一闸极端一源极端和一汲极端, 该p-型电晶体之该源极端与该第一n型电晶体之汲 极端相耦合并且再与该开关装置相耦合,该p-型电 晶体之该汲极端与该第二n型电晶体之汲极端相耦 合,该p-型电晶体之该闸极端接至上述之接地的参 考电压,该第二n型电晶体之闸极端与该第一n型电 晶体之闸极端相耦合并接至一偏压,该第二n型电 晶体之闸极端接至上述之接地的参考电压;及 解多工器装置,与该开关装置相耦合,该解多工器 装置功能系做为指定该记忆胞,其中上述之解多工 器装置至少由一控制信号所控制。14.如申请专利 范围第13项之程式化电路,其中上述之资料输入装 置至少包含一反及闸且具有 资料信号输入端;及 程式化信号输入端。15.如申请专利范围第13项之 程式化电路,其中上述之开关装置至少包含: 反相器装置,该反相器装置和该资料输入装置相耦 合;及 第三n型电晶体,该第三n型电晶体与该反相器装置 的相耦合,该第三n型电晶体与该解多工器装置相 耦合,并且该第三n型电晶体接至该程式化信号端 。16.如申请专利范围第15项之程式化电路,其中上 述之反相器装置系CMOS电晶体。17.如申请专利范围 第13项之程式化电路,其中上述之该第二n型电晶体 面积约为该第一n型电晶体的5-10倍大。图式简单 说明: 第一图显示依据习知技术之分闸快闪记忆体之横 截面图; 第二图a显示依据习知技术之一程式化快闪记忆体 之功能方块; 第二图b显示依据习知技术之记忆体阵列由X及Y解 多工器指定一记忆胞; 第二图c显示依据习知技术之一程式化快闪记忆体 之电路图; 第三图显示依据本发明之一程式化快闪记忆体之 电路图; 第四图a显示一以位元线放电电压对时间作图,以 比较本发明与习知技术放电时间的不同; 第四图b显示依据本发明之一程式化快闪记忆体之 电路图加入PMOS对放电电流的贡献;及 第五图显示依据本发明之一程式化快闪记忆体之 电路图的另一实施例。 |
