| 摘要 |
<p>L'invention porte sur un circuit de prééchelonnement pour synthétiseur de fréquence comportant deux blocs de circuits présentant chacun une porte OU reliée à une bascule maitre-esclave. Un signal d'horloge d'entrée de fréquence FN alimente la bascule de chacun des blocs de circuits, un signal d'horloge de sortie, de fréquence FN/2 ou FN/3, étant fourni en réponse. Un signal pilote alimentant la porte OU du deuxième bloc de circuit détermine si la fréquence de sortie doit être divisée par 2 ou par 3. Les blocs de circuits fournissent des signaux différentiels de sortie -ui, additionnés et divisés par des résistances de valeur élevée, fournissent des signaux en mode commun alimentant les entrées de la porte OU.</p> |
