在晶片阶段内测试集成电路的方法和系统

摘要

公开了一种利用无源电气网络进行晶片阶段集成电路测试的方法和系统。根据本发明,在制造过程中在半导体晶片上形成多个集成电路。在晶片上制造集成电路的过程中,将导电迹线、导电带与测试焊点淀积在晶片中未占用的区域上。这种未占用的区域包括晶片周边的区域和将邻近的集成电路分开的切口区。导电迹线在邻接的集成电路之间的切口区范围内形成导电网络。利用导电带是为了在关键部位上互连导电迹线并将迹线与集成电路上的输入/输出接点相连接。

主权项

1.一种为了在集成电路上进行晶片阶段测试的目的而导电性地连接和互连处于晶片阶段的多个集成电路的方法，其特征在于，所述方法包括下述工序：利用制造工艺在半导体晶片上形成多个集成电路；在所述制造工艺期间内在所述半导体晶片的切口区淀积一条或多条导电迹线，因而形成导电网络；在所述制造工艺期间内淀积导电带，该带在所述导电网络内将一个或多个所述集成电路的输入/输出接点与一条或多条所述导电迹线连接；在所述制造工艺期间内在所述半导体晶片未使用的周边区域形成测试焊点；以及在所述制造工艺期间内淀积导电带以便将每一条导电迹线与一个或多个所述测试焊点相连，这样就可测试所述多个集成电路。