| 主权项 |
1.一种半导体记忆装置,包含:第一与第二记忆单元阵列,每个记忆单元阵列具有复数个成对位元线;一感测放大器,连接到第一与第二记忆单元阵列;第一与第二均分器,分别连接到第一与第二记忆单元阵列,且依据第一与第二均分信号,分别均分成对位元线;第一与第二隔离开,分别连接到第一与第二均分器,以及感测放大器,分别由第一与第二隔离闸信号所激发;以及第一与第二隔离闸控制器,分别连接到第一与第二隔离闸,每个控制器会依据与控制信号相对应的均分信号,来控制相对应的隔离闸,其中当控制信号是未激发状态,且第一与第二隔离闸信号是激发状态时,感测放大器会被电性连接到第一与第二均分器,以及当控制信号是激发状态时,感测放大器会依据第一与第二隔离闸信号,而被电性连接到第一或第二均分器。2.如申请专利范围第1项之半导体记忆装置,其中该第一隔离闸控制器是反相器,当第二均分信号与控制信号是激发状态时,会变成激发状态,以关闭第一隔离闸。3.如申请专利范围第2项之半导体记忆装置,其中该反相器系包含:第一NMOS电晶体,闸极加上第二均分信号,而其汲极连接到第一隔离闸;以及第二NMOS电晶体,汲极连接到第一NMOS电晶体的源极,其闸极加上控制信号,而其源极则接地。4.如申请专利范围第1项之半导体记忆装置,其中该第二隔离闸控制器是反相器,当第一均分信号与控制信号是激发状态时,会变成激发状态,以关闭第二隔离闸。5.如申请专利范围第4项之半导体记忆装置,其中该反相器系包含:第一NMOS电晶体,闸极加上第一均分信号,而其汲极连接到第二隔离闸;以及第二NMOS电晶体,汲极连接到第二NMOS电晶体的源极,其闸极加上控制信号,而其源极则接地。6.如申请专利范围第1项之半导体记忆装置,进一步包含第一均分控制器,连接到第一均分器,当第一均分信号变成未激发状态时,会激发该第一均分器,而当第一均分信号是激发状态时,会使该第一均分器不激发。7.如申请专利范围第6项之半导体记忆装置,其中该第一均分控制器是由一NMOS电晶体所构成,该NMOS电晶体的汲极连接到第一均分器,其闸极加上第一均分信号,其源极为接地。8.如申请专利范围第1项之半导体记忆装置,进一步包含第二均分控制器,连接到第二均分器,当第二均分信号变成未激发状态时,会激发该第二均分器,而当第二均分信号是激发状态时,会使该第二均分器不激发。9.如申请专利范围第8项之半导体记忆装置,其中该第二均分控制器是由一NMOS电晶体所构成,该NMOS电晶体的汲极连接到第二均分器,其闸极加上第二均分信号,其源极为接地。10.如申请专利范围第1项之半导体记忆装置,其中该第一隔离闸控制器是在接面区域内。11.如申请专利范围第1项之半导体记忆装置,其中该第一隔离闸控制器被安置在记忆带的周边区域。图式简单说明:第一图为习用半导体记忆装置的功能示意图;第二图为依据本发明较佳实施例半导体记忆装置的电路示意图;第三图为显示第二图中半导体记忆装置的电路布局示意图。 |
