CIRCUIT FOR RECOVERING A DATA SIGNAL AND REGENERATING A CLOCK SIGNAL

摘要

Die in einem Chip vollständig integrierbare Daten- und Taktregenerierungsschaltung nach der Erfindung weist in Serie zwei unabhängige und getrennt optimal einstellbare PLL-Regelstufen (2, 6) auf, von denen die erste (2) eine grosse Bandbreite aufweist und auf eine möglichst grosse Jitter-Toleranz optimiert ist und die zweite (6) eine geringe Bandbreite aufweist und auf einen möglichst geringen Jitter-Transfer optimiert ist. Die Schaltung lässt sich z.B. bei Transceivern für ATM-, SONET- und SDH-Anwendungen mit Signalübertragungsstrecken im GBit-Bereich einsetzen.