| 主权项 |
1.一种等化器电路,用以在一动态随机存取记忆体电路中预充电一配对之位元线,该等化器电路包含:一实质T型多晶矽闸极部分,以一相对于该配对位元线之角度来定向,该角度系一除了90之整数倍之外之角度,该实质T型多晶矽闸极部分含有:一第一多晶矽区域,用以实施该等化器电路之一第一开关之一闸极,该第一开关系耦合于该配对位元线之一第一位元线及该配对位元线之一第二位元线;一第二多晶矽区域,用以实施该等化器电路之一第二开关之一闸极,该第二开关系耦合于该配对位元线之该第一位元线及一预充电之电压源;以及一第三多晶矽区域,用以实施该等化器电路之一第三开关之一闸极,该第三开关系耦合于该配对位元线之该第二位元线及该预充电之电压源。2.如申请专利范围第1项之等化器电路,其中该第一多晶矽区域系配置于该实质T型多晶矽闸极部分之垂直部分中。3.如申请专利范围第2项之等化器电路,其中该第二多晶矽区域系配置于该实质T型多晶矽闸极部分之水平部分中。4.如申请专利范围第3项之等化器电路,其中该第三多晶矽区域系配置于该实质T型多晶矽闸极部分之另一水平部分中。5.如申请专利范围第2项之等化器电路,尚含有一第一位元线接点,配置于该第一多晶矽区域之第一侧之上,该第一位元线接点耦合该第一开关之一第一活化区域至该配对位元线之该第一位元线。6.如申请专利范围第5项之等化器电路,尚含有一第二位元线接点,配置于该第一多晶矽区域相对该第一侧之一第二侧之上,该第二位元线接点耦合该第一开关之一第二活化区域至该配对位元线之该第二位元线。7.如申请专利范围第2项之等化器电路,其中该第二开关及该第三开关系透过一第四开关耦合于该预充电之电压源。8.如申请专利范围第7项之等化器电路,其中该第四开关系一闸极至源极连接之空乏型n-FET装置。9.如申请专利范围第1项之等化器电路,其中该角度系大约45。10.如申请专利范围第9项之等化器电路,其中该等化器电路系利用一第一组之设计规则来实施,该配对之位元线延伸自一利用一第二组之设计规则所实施之诸记忆体单元之阵列,该第二组之设计规则系小于该第一组之设计规则。11.一种动态随机存取记忆体电路,包含:一阵列之记忆体单元,该阵列中之该等记忆体单元系以行及列安排,该阵列具有一第一等化器区域毗邻于该阵列之一第一边缘;一第一配对之位元线,耦合于该等记忆体单元之一第一行,该第一配对之位元线延伸进入该第一等化器区域;以及一第一等化器电路,配置于该第一等化器区域之中用以预充电该第一配对之位元线至一预定之预充电电位准位,含有:一实质T型第一多晶矽闸极部分,具有一第一多晶矽区域,一第二多晶矽区域,及一第三多晶矽区域,该T型第一多晶矽闸极部分系以相对于该第一配对位元线之一第一角度来定向,该第一角度系一除了90之整数倍之外的角度,一第一开关,耦合于该第一配对之位元线之一第一位元线及一第二位元线,该第一多晶矽区域表示该第一开关之一闸极,当该第一开关由供应至该第一多晶矽区域之一第一信号予以激活时,则该第一开关实质地等化该第一配对之位元线上之诸电位准位,一第二开关,耦合于该第一配对之位元线之一第一位元线及一预充电之电压供应源,该预充电之电压供应源供应该预定之预充电电位准位,该第二多晶矽区域表示该第二开关之一闸极,当该第二开关出供应至该第二多晶矽区域之该第一信号予以激活时,则该第二开关顸充电该第一位元线至该预定之预充电电位准位,以及一第三开关,耦合于该第一配对之位元线之该第二位元线及该预充电之电压供应源,该第三多晶矽区域表示该第三开关之一闸极,当该第三开关由供应至该第三多晶矽区域之该第一信号予以激活时,则该第三开关预充电该第二位元线至该预定之预充电电位准位。12.如申请专利范围第11项之动态随机存取记忆体电路,尚包含:一第二配对之位元线,耦合于该等记忆体单元之一第二行,该第二配对之位元线延伸进入该第一等化器区域,该第二配对之位元线系毗邻于该第一配对之位元线;以及一第二等化器电路,配置于该第一等化器区域之中用以预充电该第二配对之位元线至该预定之预充电电位准位,含有:一实质T型多晶矽闸极部分,以相对于该第二配对位元线之一第二角度来定向,该第二角度系一除了90之整数倍之外的角度,该实质T型第二多晶矽闸极部分系透过一使用于形成该实质T型第一多晶矽闸极部分及该实质T型第二多晶矽闸极部分之多晶矽层而电气地耦合于该实质T型第一多晶矽闸极部分。13.如申请专利范围第12项之动态随机存取记忆体电路,其中该实质T型第一多晶矽闸极部分系顺时钟地相对于该第一配对之位元线45,该实质T型第二多晶矽闸极部分系反时钟地相对于该第二配对之位元线45,该第二配对之位元线系平行于该第一配对之位元线。14.如申请专利范围第12项之动态随机存取记忆体电路,其中该第一多晶矽区域系配置于该实质T型第一多晶矽闸极部分之一垂直部分中。15.如申请专利范围第12项之动态随机存取记忆体电路,其中该第二多晶矽区域系配置于该实质T型第一多晶矽闸极部分之一水平部分中。16.如申请专利范围第15项之动态随机存取记忆体电路,其中该第三多晶矽区域系配置于该实质T型第一多晶矽闸极部分之另一水平部分中。17.如申请专利范围第14项之动态随机存取记忆体电路,尚包含一第一位元线接点,配置于该第一多晶矽区域之第一侧之上,该第一位元线接点耦合该第一开关之第一活化区域于该第一配对位元线之该第一位元线。18.如申请专利范围第17项之动态随机存取记忆体电路,尚包含一第二位元线接点,配置于该第一多晶矽区域相对该第一侧之一第二侧之上,该第二位元线接点耦合该第一开关之第二活化区域于该第一配对位元线之该第一位元线。19.如申请专利范围第12项之动态随机存取记忆体电路,其中该第一等化器电路及该第二等化器电路系透过一第四开关耦合于该预充电之电压供应源。20.一种等化器电路之配对,用以等化一动态随机存取记忆体阵列之毗邻配对之诸位元线,该等化器电路之配对包含:一第一等化器电路,用以预充电该毗邻配对位元线之一第一配对之位元线,该第一等化器电路含有一实质T型第一多晶矽闸极部分,以相对于该第一配对位元线之一第一角度来定向,该第一角度系一除了90之整数倍之外的角度,该实质T型第一多晶矽闸极部分含有:一第一多晶矽区域,配置于该实质T型第一多晶矽闸极部分之一垂直部分中,用以实施该第一等化器电路之一第一开关之一闸极,该第一开关系耦合于该第一配对位元线之一第一位元线及一第二位元线,一第二多晶矽区域,配置于该实质T型第一多晶矽闸极部分之一第一水平部分中,用以实施该第一等化器电路之一第二开关之一闸极,该第二开关系耦合于该第一配对位元线之该第一位元线及一预充电之电压源,以及一第三多晶矽区域,配置于该实质T型第一多晶矽闸极部分一相对该第一水平部分之第二水平部分中,用以实施该第一等化器电路之一第三开关之一闸极,该第三开关系耦合于该第一配对位元线之该第二位元线及该预充电之电压源。21.如申请专利范围第20项之等化器电路之配对,尚含有:一第二等化器电路,用以预充电该毗邻配对之位元线之一第二配对之位元线,该第二等化器电路含有一实质T型第二多晶矽闸极部分,以相对于该第二配对位元线之一第二角度来定向,该第二角度亦系一除了90之整数倍之外的角度,该实质T型第二多晶矽闸极部分含有:一第四多晶矽区域,配置于该实质T型第二多晶矽闸极部分之一垂直部分中用以实施该第二等化器电路之一第一开关之一闸极,该第一开关系耦合于该第二配对位元线之第一位元线及一第二位元线,一第二多晶矽区域,配置于该实质T型第二多晶矽闸极部分之一水平部分中,用以实施该第二等化器电路之一第二开关之一闸极,该第二开关系耦合于该第二配对位元线之该第一位元线及一预充电之压源,以及一第三多晶矽区域,配置于该实质T型第二多晶矽闸极部分之一第二水平部分,用以实施该第二等化器电路之一第三开关之一闸极,该第三开关系耦合于该第二配对位元线之该第二位元线及该预充电之电压源,其中该实质T型第二多晶矽闸极部分之该第二水平部分耦合于该实质T型第一多晶矽闸极部分之该第二水平部分。22.如申请专利范围第21项之等化器电路之配对,其中该实质T型第一多晶矽矽闸极部分系顺时钟地相对于该第一配对之位元线45,该实质T型第二多晶矽闸极部份系反时钟地相对于该第二配对之位元线45,该第二配对之位元线系平行于该第一配对之位元线。图式简单说明:第一图描绘一典型之习知技术等化器电路;第二图系第一图之等化器电路之布局图示;第三图显示一假设之记忆体阵列以描绘交织法之观念;第四图描绘根据本发明一实施例之用以实施两毗邻等化器电路之闸极之M型多晶矽闸极部分;第五图描绘第二图之习知技术等化器电路之毗邻之T型多晶矽闸极部分以用于比较及对照;以及第六图描绘根据本发明一实施例之使用M型多晶矽闸极部分供实施其开关之本发明等化器电路之布局图示。 |
