发明名称 可降低半导体底材金属化时之对准偏差的半导体晶圆制程
摘要 本发明系揭露一种可降低半导体底材金属化时之对准偏差的半导体晶圆制程。本发明之制程方法是藉由蚀刻方法将覆盖于对准标志上之金属层除去,以降低制程因金属层所产生的对准偏差。一种可降低对准偏差之金属化制程,包含下列主要五个步骤:(l)形成一介电层于非含对准标志之半导体底材之部分之上;(2)形成一金属层于介电层及含对准标志之半导体底材部分之上;(3)形成一第一光阻图案于金属层之上;(4)蚀刻未被第一光阻图案覆盖之金属层直到含对准标志之该半导体底材的部分露出,其中第一光阻图案被视为一遮罩(Mask);(5)依据露出之对准标志进行金属化时之对准。
申请公布号 TW385524 申请公布日期 2000.03.21
申请号 TW086100129 申请日期 1997.01.08
申请人 台湾积体电路制造股份有限公司 发明人 陈政宏
分类号 H01L21/768 主分类号 H01L21/768
代理机构 代理人 蔡坤财 台北巿松江路一四八号十二楼
主权项 1.一种半导体晶圆制程可降低半导体底材金属化时之对准偏差,其中该半导体底材具有至少一对之对准标志,其方法包含:形成一介电层于非含该对准标志之该半导体底材之部分之上;形成一金属层于该介电层及含该对准标志之该半导体底材部分之上;形成一第一光阻图案于该金属层之上;除去未被该第一光阻图案覆盖之该金属层直到含该对准标志之该半导体底材的部分露出,其中该第一光阻图案被视为一遮罩;以及依据露出之对准标志进行金属化时之对准。2.如申请专利范围第1项所述之制程,其中上述之氧化层包含一硼磷矽玻璃(BPSG)。3.如申请专利范围第1项所述之制程,其中上述之氧化层之厚度约为5600埃。4.如申请专利范围第1项所述之制程,其中上述之金属层包含一金属钛层。5.如申请专利范围第1项所述之制程,其中上述之金属层包含一金属铝、铜合金层。6.如申请专利范围第1项所述之制程,其中上述之金属层包含一金属氮化钛(TiN)层。7.如申请专利范围第4项所述之制程,其中上述之金属钛层之厚度约为100埃。8.如申请专利范围第5项所述之制程,其中上述之金属铝、铜合金层之厚度约为4000埃。9.如申请专利范围第6项所述之制程,其中上述之金属氮化钛(TiN)层之厚度约为250埃。10.如申请专利范围第1项所述之制程,其中除去未被上述之第一光阻图案覆盖之上述之金属层步骤包含使用蚀刻制程。11.如申请专利范围第10项所述之制程,其中上述之蚀刻制程包含使用反应性离子蚀刻法(R.I.E.)。12.如申请专利范围第11项所述之制程,其中上述之反应性离子蚀刻法包含使用含氯气体(Chlorine-containing gas)。13.如申请专利范围第12项所述之制程,其中上述之含氯气体包含氯气(Cl2)、氯化硼(BCl3)气体。14.一种半导体晶圆制程可降低半导体底材金属化时之对准偏差,其中该半导体底材具有至少一对之对准标志,其方法包含:形成一介电层于非含该对准标志之该半导体底材之部分之上;形成一金属层于该介电层及含该对准标志之该半导体底材部分之上;形成一第一光阻图案于该金属层之上;蚀刻未被该第一光阻图案覆盖之该金属层直到含该对准标志之该半导体底材的部分露出,其中第一光阻图案被视为一遮罩,其中该蚀刻步骤包含使用反应性离子蚀刻法(R.I.E.);形成一第二光阻层于该金属层及含该对准标志之该半导体底材的部分之上,其中该第二光阻层系为定义一电路图;以及定义该第二光阻层之图案以形成一电路图形,其中该对准标志提供一定义该第二光阻层图案之标的。15.如申请专利范围第14项所述之制程,其中上述之反应性离子蚀刻法包含使用含氯气体(Chlorine-containing gas)。16.如申请专利范围第15项所述之制程,其中上述之含氯气体包含氯气(Cl2)、氯化硼(BCl3)气体。17.如申请专利范围第14项所述之制程,其中上述之氧化层包含一硼磷矽玻璃(BPSG)。18.如申请专利范围第14项所述之制程,其中上述之氧化层之厚度约为5600埃。19.如申请专利范围第14项所述之制程,其中上述之金属层包含一金属钛层。20.如申请专利范围第14项所述之制程,其中上述之金属层包含一金属铝、铜合金层。21.如申请专利范围第14项所述之制程,其中上述之金属层包含一金属氮化钛(TiN)层。22.如申请专利范围第19项所述之制程,其中上述之金属钛层之厚度约为100埃。23.如申请专利范围第20项所述之制程,其中上述之金属铝、铜合金属之厚度约为4000埃。24.如申请专利范围第21项所述之制程,其中上述之金属氮化钛(TiN)之厚度约为250埃。图式简单说明:第一图至第二图所示为传统之金属化制程之晶片剖面结构图。第三图至第七图所示为本发明制程一较佳实施例之各个阶段的晶片剖面结构图。
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