INTEGRATED CIRCUIT WITH P-N JUNCTIONS WITH REDUCED DEFECTS

摘要

Die integrierte Schaltungsanordnung umfasst mindestens ein erstes Bauelement mit einer Struktur, an die Defekte angrenzen können, und ein zweites Bauelement mit mindestens einem p-n-Übergang (Ü'), die zueinander benachbart in einem Substrat (1) angeordnet sind, dessen Defekte mindestens abschnittsweise in einer Defektebene (d) verlaufen. Die Kristallorientierung des Substrats (1) relativ zum ersten Bauelement und zum zweiten Bauelement wird so gewählt, dass die Defekte an Oberflächen festgehalten werden, ohne dass sie den p-n-Übergang schneiden. Auf diese Weise werden unerwünschte Leckströme durch den p-n-Übergang (Ü') vermieden. Die integrierte Schaltungsanordnung ist insbesondere eine DRAM-Zellenanordnung mit einer vergrösserten Retention-Time. Zur Herstellung der integrierten Schaltungsanordnung können Fotolackmasken eines bekannten Layouts bezüglich eines bekannten Ausgangs-Wafers verdreht auf den Ausgangs-Wafer angebracht werden. Alternativ können Fotolackmasken eines bekannten Layouts in herkömmlicher Weise auf einen Ausgangs-Wafer aufgebracht werden, wobei der Ausgangs-Wafer jedoch eine Markierung besitzt, die den Verlauf der Defektebene (d) verdeutlicht.