| 主权项 |
1.一种积体电路,包括具有一「及」平面与一「或 」平面之动态CMOS可程式化逻辑阵列,「及」平面 包括第一列线与第一行线之第一矩阵,该第一行线 包括取自n个输入之2n条位元线,该第一列线则包括 m条乘积线,每条乘积线均件有对应之相邻第一评 估线,该等位元线控制第一交叉点电晶体之位元线 将乘积线连接至对应之第一评估线,「或」平面包 括第二列线与第二行线之一第二矩阵,该第二列线 包括m条乘积项线而第二行线则包括馈送k个输出 之k条和数线,每条和数线均件有一对应之相邻评 估线,控制第二交叉点电晶体之乘积项线将和数线 连接至对应之评估线,每条乘积项线分别对应于各 乘积线,而乘积线与和数线形成一组预先充电线, 其特征为该电路备有监测电源供应电流(IDDQ)测试 设备,用于在测试模式期间同时将相邻的第一列线 及/或第二行线的各线对驱动至互补逻辑位准并使 连接至该等线对之各交叉点电晶体保持在关掉状 态。2.如申请专利范围第1项之积体电路,其中该等 位元线与乘积项线系连接至各逻辑闸之输出,每一 逻辑闸之一个输出则连接至第一测试控制线,其安 排是在第一测试控制线之控制下,各逻辑闸能驱动 位元线及乘积项线至使与之连接的交叉点电晶体 关掉之位准。3.如申请专利范围第2项之积体电路, 其中各预先充电线系连接至各预先充电电晶体,各 评估线则连接至各评估电晶体,其安排是使得相邻 之第一列线及相邻之第二行线转换至互补逻辑位 准。4.如申请专利范围第2项之积体电路,其中各预 先充电线系连接至将正常模式中之预先充电线转 换至第一位准之各预先充电电晶体,而各评估线则 连接至将正常模式中之评估线转换至与第一位准 互补之第二位准之各评估电晶体,各对相对应之预 先充电电晶体及评估电晶体则被安排成在第二测 试控制线之控制下使该等位准反相,各对之选择则 是在测试模式中时使相邻第一列与相邻第二行线 转换至互补逻辑位准。5.如申请专利范围第2或3项 之积体电路,其中该电路之安排是在测试模式中时 使预先充电电晶体及评估电晶体同时保持于打开 之状态。6.如申请专利范围第3或4项之积体电路, 其中该电路之安排是在测试模式中时使预先充电 电晶体保持于关掉之状态同时使评估电晶体保持 于打开状态。7.一种方法用于测试包括一含有一 「及」平面与一「或」平面之动态互补金氧半导 体(CMOS)可程式化逻辑阵列之积体电路,其特征为该 方法包括下述步骤: (1)将「及」平面中相邻各列线之线对及「或」平 面中相邻各行线之线对驱动至互补逻辑位准而同 时将馈送该等线之交叉点电晶体保持于关掉之状 态并测量静态电源供应电流; (2)将「及」平面中相邻各行线之线对及「或」平 面中相邻各列线之线对驱动至互补逻辑位准而测 量静态电源供应电流。图式简单说明: 第一图为一标准已知具有若干代表性桥接缺点之 动态PLA线路图, 第二图为本发明第一实例可测试IDDQ之动态PLA线路 图, 第三图为本发明第二实例可测试IDDQ之动态PLA线路 图。 |
