| 主权项 |
1.一种操作记忆晶格配置之方法,其特征为: -使用MOS-电晶体作为记忆体晶格,MOS-电晶体含有三 层式介电质(5)以作为闸极介电质,三层式介电质包 括第一氧化矽层(51),氮化矽层(52)以及第二氧化矽 层(53),其中第一氧化矽层(51)和第二氧化矽层(53)分 别具有至少3nm之厚度, -为了储存资讯,须使用一种具有多于二个逻辑値 之多个逻辑,其中为了将逻辑値写入记忆体晶格中 ,则对应于各逻辑値之电荷量须分别经由Fowler- Nordheim-穿透而沈积在闸极介电质上且储存在闸极 介电质中,此种电荷会在MOS-电晶体中产生对应于 此逻辑値之导通电压位准。2.如申请专利范围第1 项之方法,其中相邻导通电压位准之间的距离随导 通电压位准之增加而增加。3.如申请专利范围第1 或第2项之方法,其中 -第一氧化矽层(51)和第二氧化矽层(53)之厚度差异 是在0.5nm和1nm之范围中, -第一氧化矽层(51)和第二氧化矽层(53)中之厚度较 小者是在3nm和6nm之范围中。 -氮化矽层(52)之厚度至少为5nm, -MOS-电晶体分别具有由n-掺杂之矽所构成之闸极电 极。4.如申请专利范围第3项之方法,其中使用一种 具有2n个値之多个逻辑,其中n是介于2和6之间。5. 如申请专利范围第1或第2项之方法,其中 -第一氧化矽层(51')和第二氧化矽层(53')之厚度差 异是介于0.5nm和1nm之范围中, -第一氧化矽层(51')和第二氧化矽层(53')中之厚度 较小者是介于3.2nm和4nm之范围中, -氮化矽层(52')之厚度至少是5nm, -MOS-电晶体分别具有由P+-掺杂之矽所构成之闸极 电极(6')。6.如申请专利范围第5项之方法,其中在 闸极电极(6')中之P+-掺杂之矽具有至少11020cm-3之 掺杂物质浓度。7.如申请专利范围第5项之方法,其 中使用一种具有2n个値之多个逻辑,其中n介于2和3 之间。8.如申请专利范围第6项之方法,其中使用一 种具有2n个値之多个逻辑,其中n介于2和3之间。图 式简单说明: 第一图显示一种具有平面式MOS-电晶体之记忆体晶 格,其闸极电极由n-掺杂之矽构成。 第二图显示一种具有平面式MOS-电晶体之记忆体晶 格,其闸极电极由P+-掺杂之矽构成。 |
