| 主权项 |
1.一种半导体记忆装置,其特征为具备:由容量及电晶体所构成,用以进行资讯之读出动作的资讯用记忆格;用以存取上述记忆格的字元线;及与连接于上述字元线或具同一位址之字元线之上述记忆格为不同之其他记忆格;其特征在于:上述其他记忆格记忆有相当于来自于上述资讯用记忆格之资讯读出之基准电位之基准资讯,且为读出放大器所使用的资讯。2.如申请专利范围第1项之半导体记忆装置,其中资讯用记忆格之个数系较其他记忆格之个数多1个以上。3.如申请专利范围第1项之半导体记忆装置,其中其他记忆格之个数方2个,该记忆格内分别储存有〝1〞之资讯及〝0〞之资讯;另具备有基准电位产生电路俾依上述2个记忆格所储存〝1〞之资讯及〝0〞资讯来产生基准电位。4.如申请专利范围第1项之半导体记忆装置,其中在3个以上之资讯用记忆格及3个以上之其他记忆格记忆着多値(multi-value)资讯;另具备有基准电位产生电路俾依上述3个以上之其他记忆格所储存多値资讯来产生基准电位。5.如申请专利范围第1项之半导体记忆装置,其中具资讯用记忆格之第1记忆格群系等分割为大略2个,且于其间配置具有用以记忆基准资讯之其他记忆格的第2记忆格群。6.一种半导体记忆装置,其特征为具备:多数记忆格阵列,该记忆格阵列系具有用以记忆资讯且该资讯之读出动作及写入动作为可能的记忆格;同时具备有:连接于上述各记忆格阵列之记忆格,用以检测该记忆格之资讯的多数局部检测装置;及连接于上述局部检测装置,用以放大该检测资讯的多数检测放大装置。7.如申请专利范围第6项之半导体记忆装置,其中多数记忆格阵列系具备有:接于同一字元线,且用以记忆资讯的多数资讯用记忆格;及用以记忆判断上述资讯用记忆格所储存资讯之値时所用之基准资讯的多数其他记忆格。8.如申请专利范围第6或7项之半导体记忆装置,具备有暂存器装置,其系邻接记忆阵列配置并用以暂时记忆储存于记忆格之资讯。9.一种半导体记忆装置,系具备有:记忆资讯的资讯用记忆格;接于上述资讯用记忆格的第1位元线;记忆判断上述资讯用记忆格所储存资讯之値时所用之基准资讯的基准记忆格;接于上述基准记忆格的第2位元线;检测上述第1及第2位元线之资讯的第1及第2检测装置;上述第1及第2检测装置之检测资讯之传送用的第1及第2统合(global)位元线;放大上述第1及第2统合位元线之资讯的第1及第2前置放大装置;及输入端输入有上述第1及第2前置放大装置之输出的读出放大器。10.如申请专利范围第9项之半导体记忆装置,其中第1及第2检测装置系由具第1导电性之MOS电晶体构成;上述1及第2前置放大装置系由具与上述第1导电性为相反极性之第2导电性的MOS电晶体构成。11.如申请专利范围第9项之半导体记忆装置,其中用以放大基准记忆格之资讯的前置放大装置之输出,系共用输入于多数读出放大器。12.一种半导体记忆装置,系具有补正装置及补正序列俾补正读出放大器之动作偏差。13.如申请专利范围第12项之半导体记忆装置,其中补正装置系由接于读出放大器输入端之电容器构成。14.一种半导体记忆装置,系具备有:记忆资讯的资讯用记忆格;接于上述资讯用记忆格的第1位元线;记忆判断上述资讯用记忆格所储存资讯之値时所用之基准资讯的基准记忆格;接于上述基准记忆格的第2位元线;检测上述第1及第2位元线之资讯的第1及第2检测装置;上述第1及第2检测装置之检测资讯之传送用的第1及第2统合(global)位元线;放大上述第1及第2统合位元线之资讯的第1及第2前置放大装置;一端接于上述第1及第2前置放大装置之输出侧的第1及第2电容器装置;及输入端接于上述第1及第2电容器装置之另一端的读出放大器。15.如申请专利范围第14项之半导体记忆装置,其中具备有:补正电位设定装置俾于第1及第2位元线设定补正电位;及短路装置俾使上述电容器装置之读出放大器侧之端子互相短路。16.一种信号传送系,其特征系具备有:传送特定信号的多数信号线群;与上述特定信号为不同之信号,用于表示基准电位之信号所传送的多数基准电位信号线群;及以容量形态连接上述多数信号线群与多数基准电位信号线群之间的电容性装置。17.如申请专利范围第16项之信号传送系,其中上述信号线群与上述基准电位信号线群系大略互为平行配置;上述电容性装置系由与上述信号线群及基准电位信号线群呈大略正交配置之交叉配线群所构成。18.如申请专利范围第16或17项之信号传送系,其中上述多数信号线群系由,令用以记忆资讯之资讯用记忆格之资讯经由第1位元线而接受的第1统合位元线所构成;上述多数基准电位信号线群系由,令于判断上述资讯用记忆格所储存资讯之値时所用基准资讯之储存用之基准记忆格之基准资讯,经由第2位元线而接受的第2统合位元线所构成。19.一种半导体记忆装置,其特征为:藉由记忆格之被破坏来保持非挥发性资讯。20.如申请专利范围第19项之半导体记忆装置,其中电容性及电晶体所构成记忆格之破坏,系藉由形成上述电容性之介电性薄膜之破坏来进行。21.一种半导体记忆装置,其特征为:具备多数冗长资讯记忆格群俾记忆冗长资讯;于上述各冗长资讯记忆格群包含有资讯用以判断本身之记忆格群为有效或无效。22.一种半导体记忆装置,其特征为:于资讯记忆格写入特定値之资讯,经过特定时间后读出该资讯,检测出所读出资讯之値与上述所写入资讯之値为不同之资讯之破坏,并进行事先记忆于上述资讯记忆格之非挥发性资讯之读出。23.如申请专利范围第22项之半导体记忆装置,其中从资讯写入起至资讯读出为止之特定时间为0.01毫秒至10毫秒。24.如申请专利范围第22项之半导体记忆装置,其中事先记忆于资讯记忆格之非挥发性资讯为冗长资讯,于电源投入起一定时间以内读出上述冗长资讯,所读出之冗长资讯系设定冗长电路。25.一种半导体记忆装置,其特征为具有:具可程式化之可变解码区域的冗长电路。26.一种半导体记忆装置,其特征为具备:具藉由介电性薄膜之破坏来记忆冗长资讯之多数个记忆格的冗长资讯记忆格群;于上述冗长资讯记忆格群具有其他记忆格用以记忆本身之格群是有效或无效之资讯;将冗长资讯写入上述冗长资讯记忆格群的写入装置,及读出上述冗长资讯的读出装置;将上述读出装置所读出冗长资讯传送至冗长解码器的传送装置;及使用上述传送装置所传送之冗长资讯来变更解码而得的解码装置。27.如申请专利范围第26项之半导体记忆装置,其中冗长资讯记忆格群所记忆之冗长资讯系压缩后之冗长资讯;读出装置所读出上述冗长资讯,在进行该冗长资讯之解压缩处理后,藉由传送装置传送至冗长解码器。28.一种半导体记忆装置,其特征为具备:记忆有压缩过之冗长资讯的冗长资讯记忆装置;读出上述冗长资讯记忆装置所记忆之冗长资讯的读出装置;对上述读出装置所读出之冗长资讯进行解压缩的解压缩处理装置;及将上述解压缩装置所解压缩之冗长资讯传送至冗长解码装置的传送装置。29.一种半导体积体电路,其特征为具备:变更电路构成而得的逻辑电路方块;记忆上述逻辑电路方块之内部资讯的内部资讯记忆装置;及依上述电路构成资讯记忆装置所记忆之电路构成资讯,边变更上述逻辑电路方块之构成,依至少上述内部资讯记忆装置所记忆之内部资讯,进行全体之资料处理的控制装置。30.如申请专利范围第29项之半导体积体电路,其中上述逻辑电路方块至少具备2个;另具备共用暂存器俾于上述2个逻辑电路方块之间进行资讯之授受。31.如申请专利范围第29项之半导体积体电路,其中上述逻辑电路方块具备多数个;上述电路构成资讯记忆装置所记忆电路构成资讯之传送时序,系于上述多数个逻辑电路方块间错开。32.一种半导体积体电路,其特征为具备:变更功能而得的多数个单位逻辑;与由上述多数个单位逻辑所延伸之多数条输出入引出配线呈交叉的多数配线通道;选择性地电连接于上述多数条输出入引出配线与上述多数配线通道的开关电路;及;对经由上述开关电路所连接之上述配线及通道之连接资讯作多种类记忆,并选择任一记忆资讯来控制上述开关电路的控制装置。33.一种半导体积体电路,其特征为具备有连接2个配线用之开关,上述配线间连接用开关系具备:源极及汲极分别接于上述2个配线的连接用MOSFET;接于上述连接用MOSFET之闸极与固定电位之间的电容器;源极及汲极接于上述连接用MOSFET之闸极及负载配线的负载用MOSFET;及源极接于上述负载用MOSFET之闸极,汲极接于负载起动信号的自激起动用MOSFET;上述自激起动用MOSFET之闸极系接于其他固定电位。34.如申请专利范围第32项之半导体积体电路,其中开关电路系由申请专利范围第33项所述之2个配线间连接用开关所构成;单位逻辑之电源电压位准,及负载配线之〝1〞之信号位准,系设定为大略低于连接用MOSFET之临界値电压分。35.一种具备资料处理功能之半导体记忆装置,其特征为具备有:储存多数资料的第1区域;可储存资料的第2区域;及读出上述第1区域之多数资料,对该等资料进行一次处理,并将处理结果写入上述第2区域的写入资料处理部。36.一种具备资料处理功能之半导体记忆装置,其特征为具备有:具连接于多数条字元线之多数个记忆格的第1记忆阵列;具连接于上述多数条字元线之多数个记忆格的第2记忆阵列;及从上述第1记忆阵列读出连接于特定数目字元线之记忆格所记忆之资料,对该等资料作处理,并将该处理结果写入接于上述第2记忆阵列之特定数字元线上之记忆格的资料处理部。37.如申请专利范围第35或36项之具备资料处理功能之半导体记忆装置,其中资料处理部系对读出之资料作压缩处理者。38.如申请专利范围第35或36项之具备资料处理功能之半导体记忆装置,其中资料处理部系对读出之资料作解压缩处理者。39.一种具备资料处理功能之半导体记忆装置,其特征为具备有:可变更时序构成的1个或多数个资料处理部;接于第1字元线群,用以储存上述资料处理部之资料处理规格资讯的第1记忆格群;接于第2字元线群,用于储存应处理之资料的第2记忆格群;及接于第3字元线群,用以储存处理结果的第3记忆格群;上述资料处理部,系读出上述应处理之资料群及上述处理规格资讯,依上述处理规格资讯对上述应处理资料群作处理,并将处理结果储存于上述第3记忆格群。40.如申请专利范围第39项之具备资料处理功能之半导体记忆装置,其中上述资料处理部系具可程式化之可结构逻辑(reconfigurable)者。图式简单说明:第一图(a):本发明第1实施形态之全体构成图,(b)为于图(a)略记之记忆格之具体构成。第二图:本发明第1实施形态之变形例。第三图:本发明第1实施形态之资料保持时间之提升效果之说明图。第四图:本发明第2实施形态之全体构成图。第五图:本发明第2实施形态之重要部分之详细图。第六图:本发明第2实施形态之动作说明图。第七图:于本发明第2实施形态之半导体记忆装置中,依控制内容别表示控制电晶体之动作状态之图。第八图(a):本发明第3实施形态之全体构成图。第八图(b)为图(a)之方块之内部构成。第九图:本发明第3实施形态之重要部分详细图。第十图(a):本发明第3实施形态之无补正方式时之感测放大器之输入端之信号电压之偏差模式图。(b)为本实施形态之有补正方式时之上述同样模式图。第十一图(a):本发明第4实施形态之构成图。(b)为该实施形态之浮动配线效果之说明图。第十二图:本发明第4实施形态之半导体记忆装置之资料保持特性提升效果之说明图。第十三图(a):习知冗长位址检测电路之构成图。(b)为习知冗长位址电路之构成图。第十四图(a):本发明第5实施形态之构成图。(b)为该图(a)中略记记号部分之详细构成图。第十五图:本发明第5实施形态之冗长电路之构成图。第十六图(a):本发明第6实施形态之半导体积体电路之第1构成图。(b)为第2构成图。第十七图(a):本发明第6实施形态之半导体积体电路所具备动态可结构逻辑之构成图。(b)为将图(a)之动态可结构逻辑具备之可程式开关元件以动态型开关元件构成之图。(c)为将可程式开关元件以静态型开关元件构成之图。第十八图:本发明第6实施形态之动作说明图。第十九图:本发明第7实施形态之记忆格之构成图。第二十图:习知记忆格之构成图。第二十一图:本发明第7实施形态之记忆格之变形例。第二十二图(a):本发明第8实施形态之记忆模组之概略构成。图(b)为该模组之连接器之形状图。第二十三图:习知DRAM之记忆核心之构成图。第二十四图:习知DRAM之记忆核心之资料保持时间特性之说明图。第二十五图:本发明第9实施形态之资料处理部之具体内部构成图。第二十六图:本发明第10实施形态之资料处理部之具体内部构成图。第二十七图:本发明第11实施形态之电脑系统之全体概略构成图。第二十八图:同实施形态之具资料处理功能之共用记忆体之内部构成图。 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