| 主权项 |
1.一种迟延时间控制电路,其特征在于包含有:一前端迟延电路(A11),与一后端迟延电路(B12),系将一定周期的脉波输入于将迟延元件串联连接之迟延电路;一迟延时间/工作变换电路(14),系由迟延电路,(A11)所产生的脉波A作重设定(reset),而以迟延电路(B12)所产生的脉波B作设定(set)之正反器(slip-flop);一积分器(15),系将工作(duty)变换为电压准位(level)信号;一迟延时间控制部(16),系控制迟延电路之迟延时间,使工作为一定値;一迟延时间设定电压DAC(17),用以调整迟延时间的设定値;一逻辑临限値电压控制电路(18),系从迟延时间控制部16的迟延控制电压,产生另一迟延控制电压;以及一逻辑电路(13),系以迟延控制电压来控制迟延时间的IC内之一般电路。2.如申请专利范围第1项之迟延时间控制电路,其中:该迟延时间控制部(16),系比较积分器(15)之输出V1与迟延时间设定电压DAC(17)之输出V2,而产生控制迟延时间之电压的电路。3.如申请专利范围第1项的迟延时间控制电路,其中,该逻辑临限値电压控制电路(18),包含:一基准电压产生电路(181),系用以产生电源VDD以及电源VSS之中间値电压;一临限値产生电路(183),系构成为使NVcont及PVcont对称作电压变动;以及一临限値电压控制电路(182),系以产生两电源的中间値之基准电压产生电路(181)的中间电压,以及以NVcont与PVcont所控制的临限値产生电路(183)之中间电压,为输入电压以产生PVcont。4.如申请专利范围第2项的迟延时间控制电路,其中,该逻辑临限値电压控制电路(18),包含:一基准电压产生电路(181),系用以产生电源VDD以及电源VSS之中间値电压;一临限値产生电路(183),系构成为使NVcont及PVcont对称作电压变动;以及一临限値电压控制电路(182),系以产生两电源的中间値之基准电压产生电路(181)的中间电压,以及以NVcont与PVcont所控制的临限値产生电路(183)之中间电压,为输入电压以产生PVcont。5.如申请专利范围第1项、第2项、第3项或第4项的迟延时间控制电路,其中,该迟延时间/工作变换电路(24),包含:一可变迟延电路(A21),其系将迟延元件以串联连接,并且经由脉波产生器(20)输入时钟信号,并将前述可变迟延电路(A21)的输入信号输入于重设定端子,而将输出信号输入于设定端子,形成正反器。6.如申请专利范围第1项、第2项、第3项或第4项的迟延时间控制电路,其中,该迟延时间/工作变换电路,包含:一可变迟延电路(B31),系将迟延元件串联连接并将输出反转连接于输入,以构成为环式振荡器(ringoscillator),并将前述可变迟延电路(B31)之输出为触发器(trigger),以产生一定宽度的脉波,而将其输出输入于积分器(15),形成为固定脉波产生器(32)。图式简单说明:第一图为本发明之电路方块图。第二图为本发明之倒反器(Inverter)的基本电路图及其时序图(timing diagrom)。第三图为本发明的电路之时序图。第四图表示本发明之迟延时间控制部的一例之电路图。第五图表示本发明的逻辑临限値电压控制电路之一例的电路图。第六图为本发明第2实施例的电路方块图。第七图为本发明第3实施例的电路方块图。第八图表示本发明第3实施例的电路之时序图。 |
