| 主权项 |
1.一种唯读记忆体半导体,包括:一主记忆胞阵列,具有复数个第一与第二位元线,该些第一与第二位元线均系安排成一阶层状结构;一假记忆胞阵列,用以于一读出操作期间产生一参考电位;复数条数据线;一解码器电路,用以自位址讯号产生一第一、一第二、一第三与第四选择讯号;一感测放大器电路,用以侦测储存在该主记忆胞阵列中之一记忆胞的一资讯;以及一切换电路,用以将该假记忆胞经由该第二位元线连接至该感测放大器电路。2.如申请专利范围第1项所述之唯读记忆体半导体,其中该切换电路包括:一第一选择器,用以将被该第一选择讯号选到之该第二位元线连接至该些数据线;一第二选择器,响应于该第二选择讯号,用以将与被选到之该些第二位元线连接的该些数据线中之奇数数据线之一连接至地;一第三选择器,响应于该第三选择讯号,用以选择该些数据线中之一偶数数据线,且该偶数数据线邻接接地数据线;一第四选择器,响应于该第三选择讯号,用以选择未被选到之该些偶数数据线之一;以及一第五选择器,响应于第四选择讯号,用以将被该第四选择器选到之该第二位元线连接至对应的该假记忆胞。3.如申请专利范围第2项所述之唯读记忆体半导体,其中该第一选择器包括复数个第一开关,该些第一开关连接至该些第二位元线,对应于该被选到的第二位元线,该些第一开关中的部分开关会同时被激化。4.如申请专利范围第3项所述之唯读记忆体半导体,其中该第五选择器包括复数个第二开关,每一该些第二开关皆耦接至该些第二位元线,对应于被该第四选择器选到之该些偶数第二位元线,该些第二开关中的部分开关会被激化。图式简单说明:第一图是一种具有位址转换侦测功能之典型唯读记忆体的图解图;第二图是一种具有一位元线结构之唯读记忆体的核心部分之等效电路图;第三图绘示第一图中之记忆胞阵列的假记忆胞之等效电路图解图;第四图绘示第一图中之数据读出流程的功能方块图;第五图至第七图分别绘示位元线切换电路、数据线选择电路与感测放大器的示意图;第八图绘示根据本发明之较佳实施例的一种唯读记忆体之方块图;第九图绘示分别使用在第八图之主记忆胞阵列与假记忆胞阵列中的第一与第二切换电路图;第十图绘示第八图中之数据线选择电路图;第十一图绘示第八图中之第二解码器的示意图;以及第十二图绘示本发明之较佳数据读出流程的时序图。 |
