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1.一种分离闸极式快闪记忆体(split-gate flash memory)之间隙壁(spacer)制成技术,包括下列步骤:(a)提供一半导体基底,其上形成有一闸极构造,由下而上包括一闸氧化层、一浮接闸极、和一鸟嘴型厚氧化层;(b)形成一隧穿氧化层覆盖在该半导体基底和该闸极构造露出的表面上;(c)形成一绝缘层覆盖在该隧穿氧化层上;(d)对该绝缘层施行一主蚀刻程序,使其仅留下位于该闸极构造侧壁上的部分;(e)持续步骤(d)的蚀刻程序,至该绝缘层的水平方向厚度达指定之尺寸为止;以及(f)对剩余之该绝缘层施行一非等向性蚀刻(anisotropic etching)程序,用以使其垂直方向厚度减小至期望尺寸,形成一分离闸极式快闪记忆体之间隙壁。2.如申请专利范围第1项所述之分离闸极式快闪记忆体之间隙壁制成技术,其中步骤(a)该浮接闸极系由复晶矽所构成,而该鸟嘴型厚氧化层系以局部氧化程序(LOCOS)来形成。3.如申请专利范围第1项所述之分离闸极式快闪记忆体之间隙壁制成技术,其中步骤(b)该隧穿氧化层系以高温热氧化程序(HTO)来形成,其厚度约为100A。4.如申请专利范围第1项所述之分离闸极式快闪记忆体之间隙壁制成技术,其中步骤(c)该绝缘层系由氮化矽所构成。5.如申请专利范围第4项所述之分离闸极式快闪记忆体之间隙壁制成技术,其中该氮化矽系以化学气相沈积程序来形成,其厚度约为180A。6.如申请专利范围第1项所述之分离闸极式快闪记忆体之间隙壁制成技术,其中步骤(d)该主蚀刻程序的施行条件如下:反应压力,约为400mTorr;RF能量,约为80W;电极板间距,约为1.6cm;以及蚀刻气体,SF6和O2,其流量分别为20sccm和5sccm。7.如申请专利范围第1项所述之分离闸极式快闪记忆体之间隙壁制成技术,其中步骤(f)该非等向性蚀刻程序的施行条件如下:反应压力,约为200mTorr;RF能量,约为200W;电极板间距,约为0.5cm;以及蚀刻气体,Cl2和He,其流量分别为130sccm和70sccm。8.如申请专利范围第1项所述之分离闸极式快闪记忆体之间隙壁制成技术,其中步骤(f)该间隙壁的垂直方向厚度系小于该闸极构造的厚度。图式简单说明:第一图显示一种习知分离闸极式快闪记忆体的剖面示意图;第二图显示一种习知具有绝缘间隙壁之分离闸极式快闪记忆体的剖面示意图;第三图A至第三图C均为剖面示意图,显示一种习知适用于分离闸极式快闪记忆体之绝缘间隙壁的制造流程;以及第四图A至第四图D均为剖面示意图,显示根据本发明方法一较佳实施例的制造流程。 |
