| 主权项 |
1.一种微小化与整合式晶片排容阻器之制造方法, 其系于晶片电容阻器基层上,以厚膜印刷烧结制程 形成晶背之端电极与晶面底电极及端电极再于此 层上以相同之厚膜印刷烧结制程制作介电层,然后 以薄膜方式沉积厚0.1-10m上电极(含电阻层)材料, 并用微影及蚀刻之方式分次产生电容器上之控制 电极,上电极(含端电极)及电阻层图案,于其间以预 测电极垫(控制电极)之量测为手段选择适当上电 极光罩以制作出正确电容上电极面积,并配合现有 后段端电极(切割或金属遮罩制程制作端面电极并 配合电镀后制程)制程技术而完成之具微间距之共 地型之晶片排容阻器之制程工序者。2.如申请专 利范围第1项之微小化与整合式晶片排容阻器之制 造方法所得的晶片排容阻器的构成,其中晶片排容 阻器共地极位于晶片端(包括一侧与二侧)之配置, 且底电极为一连续面积者。3.如申请专利范围第1 项之微小化与整合式晶片排容阻器之制造方法所 得的晶片排容阻器的构成,其中晶片排容阻器之电 阻设计为零时,晶片排容器之共地极位于晶片端侧 (包括一侧与二侧),排容器之输入端(不必需均位于 晶片同一侧)不与电容器之共地极呈同一直线之配 置者。4.如申请专利范围第2项或第3项之微小化与 整合式晶片排容阻器之制造方法所得的晶片排容 阻器的构成,其中晶片排容阻器之薄膜电阻系配置 于厚膜介电层之上且不在下电极之上者。5.如申 请专利范围第1项之微小化与整合式晶片排容阻器 之制造方法,其中以厚膜印刷烧结制程制作底电极 ,介电层,并同时以薄膜方式沉积并利用微影及蚀 刻技术产生电容器上电极,端电极及电阻层图案者 。6.如申请专利范围第1项或第5项之微小化与整合 式晶片排容阻器之制造方法,其中于电容器上电极 以控制电极之制作与量测以及选择适当上电极光 罩以制作出正确电容上电极面积者。图式简单说 明: 第一图为习见之厚膜印刷烧结制程制作之晶片排 容阻器单元结构图。 第二图为以8 Pin 4C结构为例之习见晶片排容器零 组件端电极之配置图。 第三图为低频滤波器之线路图(第三图A)与构成图( 第三图B)。 第四图(A)-第四图(H)为本发明之晶片排容阻电极之 制作方法步骤图。 第五图为本发明之剖面结构图。 第六图(A)-第六图(B)为本发明之此种晶片排容端电 极之两种实施配置示意图。 第七图为本发明之此种晶片排容端电极之配置应 用于滤波器之一例,其中,第七图A为排阻之构成示 意图;第七图B为排容之构成示意图;第七图C为PC板 之配置布局图;第七图D为组装成RC滤波器后之整体 构成示意图。 |
