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发明名称
SYSTEM AND METHOD FOR GENERATING FRACTIONAL LENGTH DELAY LINES IN A DIGITAL SIGNAL PROCESSING SYSTEM
摘要
申请公布号
EP0979463(A1)
申请公布日期
2000.02.16
申请号
EP19970918513
申请日期
1997.04.03
申请人
THE BOARD OF TRUSTEES OF
发明人
VAN DUYNE, SCOTT A.;JAFFE, DAVID A.;SCANDALIS, GREGORY P.;STILSON, TIMOTHY S
分类号
G10H1/12;G06F17/17;(IPC1-7):G06F17/17
主分类号
G10H1/12
代理机构
代理人
主权项
地址
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