| 主权项 |
1.一种在源极旁侧部分地形成防短通道效应掺杂区之MOS电晶体,包括:一半导体基底,其具有隔离元件,用以区分出主动区域;一闸极,形成于上述主动区域之半导体基底上方;一通道区,其位于上述闸极下方之半导体基底内,且具有两通道端部;一汲极,由第1导电型离子掺杂区构成,其形成于上述通道区的一通道端部;一源极,由第1导电型离子掺杂区构成,位于上述通道区的另一通道端部,且上述源极具有一凹入区;一基体接触区,由第2导电型离子掺杂区构成,其位于上述凹入区;一防短通道效应掺杂区,由第2导电型之离子掺杂区域构成,形成于上述通道区下方,靠近上述汲极的一侧,并且形成于除了相对于上述基体接触区靠近上述源极的一侧。2.如申请专利范围第1项所述之MOS电晶体,其中该半导体基底为矽基底。3.如申请专利范围第1项所述之MOS电晶体,其中该隔离元件系浅沟槽隔离元件或场氧化物。4.如申请专利范围第1项所述之MOS电晶体,其中该第1导电型离子系N型离子,且第2导电型离子系P型离子。5.如申请专利范围第1项所述之MOS电晶体,其中该第1导电型离子系P型离子,且第2导电型离子系N型离子。6.如申请专利范围第4或5项所述之MOS电晶体,其中该N型离子系磷、砷之五价离子,P型离子系硼、铟之三价离子。7.如申请专利范围第1项所述之MOS电晶体,其中该源极与该汲极上方更包括一金属矽化合物层。8.如申请专利范围第1项所述之MOS电晶体,其中该金属矽化合物层系一钛化矽层、钴化矽层、或镍化矽层。9.一种在源极旁侧部分地形成防短通道效应掺杂区之MOS电晶体的制造方法,该MOS电晶体具有形成于半导体基底上方的闸极,以及形成于该半导体基底而相对于该闸极下方的通道区,上述制造方法包括下列步骤:在上述半导体基底上方形成一具有开口的遮蔽层,用以界定出上述MOS电晶体的汲极与源极区,且该遮蔽层覆盖该源极区欲形成基体接触区部分;以上述遮蔽层以及闸极当作罩幕,施以第1导电型离子植入步骤,用以形成源极与汲极区;以上述遮蔽层以及闸极当作罩幕,施以既定角度之第2导电型离子植入步骤,用以在上述通道区下方,靠近上述汲极区的旁侧,以及除了相对于上述基体接触区靠近上述源极区的旁侧形成一防短通道效应掺杂区。10.如申请专利范围第9项所述之制造方法,其中该遮蔽层系一光阻层。图式简单说明:第一图A与第一图B为根据习知技术,以大角度口袋植入方式,于源极与汲极侧皆形成防短通道效应掺杂区之MOS电晶体流程剖面图。第二图A与第二图B为根据本发明实施例,以大角度口袋植入方式,于汲极侧以及部分源极侧形成防短通道效应掺杂区之MOS电晶体流程剖面图。第三图系对应于第二图B之MOS电晶体之上视图。 |
