| 主权项 |
1.一种四相动态唯读记忆体电路,其水平解码及垂直解码电路采用类似骨牌式动态电路,而细胞元阵列系采用HS-PDCMOS观念电路2.如申请专利范围第1项所述之一种四相动态唯读记忆体电路,其中细胞元阵列可采用改良式HS-PDCMOS观念电路。3.如申请专利范围第1项所述之一种四相动态唯读记忆体电路,其系依四个相位循环动作,随第一个相位时,水平及垂直解码器是在预充电,而细胞元阵列是在放电/保存状态;在第二个相位时,水平及垂直解码器在求値,而细胞元阵列仍是在收电/保存状态,在第三个相位时,水平及垂直解码器仍在求値,而细胞元阵列进入预充电状态。在第四个相位时,水平及垂直解码器仍在求値,而细胞元阵列进入求値状态。4.如申请专利范围第3项所述之一种四相动态唯读记忆体电路,其中,四个相位循环动作的第一个相位时,水平及垂直解码器是在预充电,而细胞元阵列是在放电/保存状态;在第二个相位时,水平及垂直解码器在求値,而细胞元阵列仍是在放电/保存状态;在第三个相位时,水平及垂直解码器仍在求値,而细胞元阵列进入预充电状态;在第四个相位时,水平及垂直解码器仍在求値,而细胞元阵列进入求値状态。5.如申请专利范围第3项所述之一种四相动态唯读记忆体电路,其中,位址线在第一个相位时发生变化,在第一个相位结束前稳定;资料线在第四个相位发生变化,并且在第四个相位结束前稳定。6.如申请专利范围第4项所述之一种四相动态唯读记忆体电路,位址线在第一个相位时发生变化,并在第一个相位结束前稳定;资料线在第四个相位发生变化,并且在第四个相位结束前稳定。7.如申请专利范围第2项所述之一种四相动态唯读记忆体电路,其中改良式HS-PDCMOS观念电路之输出级上拉路径是一个PMOS,下拉路径则有两个NMOS串接,其中用于控制输出级的预充电的PMOS以及放电求値的NMOS由同一个时脉所控制。图式简单说明:第一图系为一般唯读记忆体的电路方块图第二图A系为传统动态唯读记忆体之部份电路示意图第二图B系为传统动态唯读记忆体电路之时脉波形图第三图A系为四相动态唯读记忆体之构想(水平/垂直解码器以及细胞元阵列使用HS-PDCMOS观念电路,另加CMOS拴锁器)第三图B系为四相动态唯读记忆体之构想的电路操作状态表及相关控制时脉波形图第四图A系为本发明电路一之电路结构图第四图B系为本发明电路一之电路操作状态表及控制时脉波形第五图A系为本发明电路二之电路结构图第五图B系为本发明电路二之电路操作状态表及控制时脉波形 |
