| 主权项 |
1.一种含控制器大容量记忆体混载型半导体积体 电路装置,其特征在于,具备有, 设在半导体晶片之主记忆部, 设在上述晶片,至少可控制从上述晶片外向上述主 记忆部输入资料,及从上述主记忆部向上述晶片外 输出资料之控制器,以及 设在上述晶片,备有可改写资料之记忆部,依据写 入此记忆部之自行测试顺序,测试上述主记忆部之 自行测试机构。2.如申请专利范围第1项所述之含 控制器大容量记忆体混载型半导体积体电路装置, 其特征在于, 自行测试机构具备有,依照写入上述可改写资料之 记忆部之自行测试顺序自行测试上述主记忆部,而 将藉此自行测试求得之上述主记忆部之失效位址 记忆在与上述主记忆部不同之其他记忆部之机能, 并进一步备有,依照写入上述可改写资料之记忆部 之自行救济顺序,自行救济对应上述记忆在其他记 忆部之上述主记忆部之失效位址之不良部分之自 行救济机构。3.一种含控制器大容量记忆体混载 型半导体积体电路装置之测试方法,系至少具备有 ,设在半导体晶片内之主记忆部,设在上述晶片,至 少可控制从上述晶片外向上述主记忆部输入资料, 及从上述主记忆部向上述晶片外输出资料之控制 器,设在上述晶片,可改写上述资料之记忆部,设在 上述晶片,依据写入上述可改写资料之记忆部之自 行测试顺序自行测试上述主记忆部,同时将藉此自 行测试求得之上述主记忆部之失效位址记忆在与 上述主记忆部不同之其他记忆部之自行测试电路, 以及,设在上述晶片,依据写入上述可改写资料之 记忆部之自行救济顺序,自行救济对应记忆在上述 其他记忆部之上述主记忆部之失效位址之不良部 分之自行救济电路之,含控制器大容量记忆体混载 型半导体积体电路装置之测试方法,其特征在于, 藉外部测试器送进之信号,至少分别测试上述控制 器,上述其他记忆部,上述可改写资料之记忆部,上 述自行测试电路及上述自行救济电路, 从外部测试器向上述可改写资料之记忆部写入自 行测试顺序, 依据写入上述可改写资料之记忆部之自行测试顺 序,藉从上述外部测试电路送来之信号,至少测试 上述主记忆部。4.如申请专利范围第3项所述之含 控制器大容量记忆体混载型半导体积体电路装置 之测试方法,其特征在于, 进一步从上述外部测试器向上述可改写资料之记 忆部写入自行救济顺序, 依据写入上述可改写资料之记忆部之自行救济顺 序,以上述自行救济电路,救济对应记忆在上述其 他记忆部之失效位址之上述主记忆部之不良部分 。5.如申请专利范围第4项所述之含控制器大容量 记忆体混载型半导体积体电路装置之测试方法,其 特征在于,上述失效位址在上述主记忆部之自行测 试中,随时记忆在上述其他记忆部。6.如申请专利 范围第4项所述之含控制器大容量记忆体混载型半 导体积体电路装置之测试方法,其特征在于,进一 步备有, 至少包含用以写入失效位址之切换资讯之至少能 以电气方式写入资料之记忆部,冗余记忆部,冗余 用失效位址暂存部,及比较部之冗余电路, 上述主记忆部之不良部分之救济,系以电气方式将 失效位址之切换资讯写入上述至少可以电气方式 写入资料之记忆部,而当输入相当于失效位址之位 址时与保持在上述冗余用失效位址暂存部之资料 作比较,将上述主记忆部之不良部分置换在上述冗 余记忆部,藉此判断是否正确切换该失效位址。7. 如申请专利范围第6项所述之含控制器大容量记忆 体混载型半导体积体电路装置之测试方法,其特征 在于,将上述主记忆部之不良部分置换于上述冗余 记忆部,系以含多数行或列之方块单位为之。8.一 种含控制器大容量记忆体混载型半导体积体电路 装置之使用方法,系至少具备有,设在半导体晶片 之主记忆部,设在上述晶片,至少可控制从上述晶 片外向上述主记忆部输入资料,及从上述主记忆部 向上述晶片外输出资料之控制器,以及,设在上述 晶片,具有可改写资料之记忆部,依据写入此记忆 部之自行测试顺序,测试上述主记忆部之自行测试 机构之含控制器大容量记忆体混载型半导体积体 电路装置之使用方法,其特征在于, 消除写入在上述可改写资料之记忆部之自行测试 顺序及自行救济顺序后,将此记忆部当作半导体积 体电路之工作记忆部使用。9.一种半导体积体电 路,其特征在于,备有, 设在半导体晶片内之主记忆部, 设在上述晶片,至少可依照记忆在上述主记忆部之 资料进行运算之运算机构, 设在上述晶片之可改写资料之记忆部, 将测试上述主记忆部之自行测试顺序写入上述可 改写资料之记忆部,依照上述写入之自行测试顺序 测试上述主记忆部之机构。10.一种半导体积体电 路之测试方法,系至少具备有,设在半导体晶片内 之主记忆部,设在上述晶片,至少可进行依照记忆 在上述主记忆部之资料之运算之运算机构,以及, 设在上述晶片之可改写资料之记忆部之半导体积 体电路之测试方法,其特征在于, 至少以外部测试器测试上述运算机构, 将测试上述主记忆部之自行测试顺序写入上述可 改写资料之记忆部,而依照上述写入之自行测试顺 序测试上述主记忆部。图式简单说明: 第一图系本发明一实施形态之含控制器大容量记 忆体混载型半导体积体电路装置之方块图。 第二图系将第一图更详细表示之方块图。 第三图系表示测试过程之流程之流程图。 第四图系表示测试过程之流程之流程图。 第五图系表示测试过程之流程之流程图。 第六图系表示测试过程之流程之流程图。 第七图系表示供个人电脑用之LSI制品之概要图。 第八图系表示个人电脑用之特殊LSI制品之概要图 。 第九图系表示将控制器与记忆体相互聚积在一片 晶片之LSI制品之概要图。 |
