| 主权项 |
1.一种半导体装置,系具有至少两层之配线层为藉 由连接孔而电性连接的配线连接构造之半导组装 置,其特征为: 包括有: 具有主表面之半导体基板, 形成在前述半导体基板之表面之,第1之掺杂领域 与第2掺杂领域, 形成在前述半导体基板上,具有到达前述第1之掺 杂领域之表面之第1之贯穿孔之第1之绝缘膜, 形成在前述第1之绝缘膜上,经前述第1之贯穿孔而 电性连接于前述第1之掺杂领域之第1之配线, 以覆盖前述第1之配线之状态形成之第2之绝缘膜, 以及 形成在前述第2之绝缘膜上之第2之配线; 前述第2之配线为,经形成为贯穿前述第1之绝缘膜, 前述第1之配线及前述第2之绝缘膜之第2贯穿孔而 电性连接于前述第2之掺杂领域, 将前述第1之配线,前述第2之配线及前述第2之掺杂 领域,在前述第2之贯穿孔内连接来连接前述第1之 掺杂领域与前述第2之掺杂领域, 而前述第1之配线或前述第2之配线当中之一方之 配线为由多结晶矽膜者。2.如申请专利范围第1项 之半导体装置,其中第1之配线或第2之配线之另一 方之配线为多结晶矽膜者。3.如申请专利范围第1 项或第2项之半导体装置,其中,第1之配线与第1之 掺杂领域之导电型p型,而第2之配线与第2之掺杂领 域之导电型n型者。4.如申请专利范围第1项之半导 体装置,其中半导体装置为,具备有: 第1及第2之负荷电晶体,第1及第2之驱动电晶体,及 第1及第2之存取电晶体之SRAM; 第1之配线为前述第1及第2之负荷电晶体之汲极领 域引出配线,而第2之配线为前述第1及第2之驱动电 晶体之汲极领域引出配线者。5.如申请专利范围 第4项之半导体装置,其中第2之配线系第1及第2之 驱动电晶体之汲极领域引出配线之外,再包含有以 与前述第2之配线同样的制造过程形成在第2之绝 缘膜上之接地配线,第1及第2之负荷电晶体之汲极 领域引出配线系藉由前述第2之绝缘膜而与前述接 地配线互相重叠成为立体状而形成,前述第1之负 荷电晶体之汲极领域引出配线系藉由前述第2之绝 缘膜而与前述第2之驱动电晶体之汲极领域引出配 线互相重叠成为立体状而形成者。6.如申请专利 范围第5项之半导体装置,其中第1之配线系第1及第 2之负荷电晶体之汲极领域引出配线之外,再包含 有以与前述第1之配线同样的制造过程而形成的电 源配线,前述电源配线与接地配线互相重叠成为立 体状而形成者。7.如申请专利范围第3项之半导体 装置,其中在第1之配线与第2之配线之连接部界面 具备有薄的氧化膜者。8.如申请专利范围第3项之 半导体装置,其中在第1之配线与第2之配线之连接 部界面具备有薄的金属膜者。9.如申请专利范围 第1项之半导体装置,其中第1之配线系由高融点金 属膜与多结晶矽膜之复合膜形成者。10.如申请专 利范围第1项之半导体装置,其中第2之配线系由金 属配线形成者。11.如申请专利范围第2项之半导体 装置,其中第1之配线与第1之掺杂领域之导电型为n 型,而第2之配线与第2之掺杂领域之导电制为P型者 。12.如申请专利范围第1项之半导体装置,其中半 导体装置为,具备有第1及第2之负荷电晶体,第1及 第2之驱动电晶体,及第1及第2之存取电晶体之SRAM; 第1之配线为前述第1及前述第2之驱动电晶体之汲 极领域引出配线,而第2之配线为前述第1及前述第2 之负荷电晶体之汲极领域引出配线者。13.如申请 专利范围第12项之半导体装置,其中第1之配线系第 1及第2之驱动电晶体之汲极领域引出配线之外,再 包含有以与前述第1之配线同样的制造过程而形成 在第1之绝缘膜上之接地配线,前述接地配线系藉 由第2之绝缘膜而与第1及第2之负荷电晶体之汲极 领域引出配线互相重叠成为立体状而形成,而第2 之驱动电晶体之汲极领域引出配线系藉由前述第2 之绝缘膜而与第1之负荷电晶体之汲极领域引出配 线互相重叠成为立体状而形成者。14.如申请专利 范围第13项之半导体装置,其中第2之配线系第1及 第2之负荷电晶体之汲极领域引出配线之外,再包 含有以与前述第2之配线同样的制造过程形成的电 源配线,前述将电源配线与接地配线予以互相立体 重叠而形成者。15.一种半导体装置之制造方法,系 具有至少有两层之配线层为藉连接孔而电性连接 之配线连接构造之半导体装置之制造方法,其特征 为: 包含有: 在半导体基板之主表面,形成第1之掺杂领域与第2 之掺杂领域之过程, 以覆盖前述半导体基板表面的状态形成第1之绝缘 膜之过程, 在前述第1之绝缘膜,形成可到达前述第1之掺杂领 域表面之第1之贯穿孔之过程, 将第1之配线形成于前述第1之绝缘膜上的过程,藉 由形成在前述第1之绝缘膜之前述第1之贯穿孔,而 与前述第1之掺杂领域做电性连接, 以覆盖前述第1之配线的状态形成第2之绝缘膜之 过程, 对前述第1之绝缘膜,前述第1之配线及前述第2之绝 缘膜,形成可到达前述第2之掺杂领域表面之第2之 贯穿孔之过程, 将第2之配线形成于第2之绝缘膜上的过程,使该第2 之配线藉由前述第2之贯穿孔而与前述第2之掺杂 领域做电性连接者。图式简单说明: 第一图系显示本发明之实施形态1之SRAM之记忆胞 部之平面配置图。 第二图系显示沿着第一图中所示之记忆胞部之线A -A之剖面图。 第三图系用以说明本发明之实施形态1中之效果之 电路图。 第四图系用以说明本发明之实施形态1中之效果之 图表。 第五图系用以说明本发明之实施形态1中之SRAM之 记忆胞部之制造过程之平面配置图。 第六图系显示沿着第五图中所示之记忆胞部之线A -A之剖面图。 第七图系用以说明本发明之实施形态1中之SRAM之 记忆胞部之制造过程之平面配置图。 第八图系显示沿着第七图中所示之记忆胞部之线A -A之剖面图。 第九图系用以说明本发明之实施形态1中之SRAM之 记忆胞部之制造过程之平面配置图。 第十图系显示沿着第九图中所示之记忆胞部之线A -A之剖面图。 第十一图系显示本发明之实施形态2中之SRAM之记 忆胞部之平面配置图。 第十二图系显示沿着第十一图中所示之记忆胞部 之线B-B之剖面图。 第十三图系用以说明本发明之实施形态2中之SRAM 之记忆胞部之制造过程之平面配置图。 第十四图系显示沿着第十三图中所示之记忆胞部 之线B-B之剖面图。 第十五图系用以说明本发明之实施形态2之SRAM之 记忆胞部之制造过程之平面配置图。 第十六图系显示沿着第十五图中所示之记忆胞部 之线B-B之剖面图。 第十七图系用以说明本发明之实施形态2之SRAM之 记忆胞部之制造过程之平面配置图。 第十八图系显示沿着第十七图中所示之记忆胞部 之线B-B之剖面图。 第十九图系显禾本发明之实施形态3中之SRAM之记 忆胞部之剖面图。 第二十图系用以说明本发明之实施形态3中之SRAM 之记忆胞部之制造过程之剖面图。 第二十一图系用以说明本发明之实施形态3中之 SRAM之记忆胞部之制造过程之剖面图。 第二十二图系用以说明本发明之实施形态3中之 SRAM之记忆胞部之制造过程之剖面图。 第二十三图系用以说明本发明之实施形态3中之 SRAM之记忆胞部之制造过程之剖面图。 第二十四图系用以说明本发明之实施形态3中之 SRAM之记忆胞部之制造过程之剖面图。 第二十五图系显示本发明之实施形态4中之SRAM之 记忆胞部之剖面图。 第二十六图系显示本发明之实施形态5中之SRAM之 记忆胞部之剖面图。 第二十七图系显示本发明之实施形态6中之SRAM之 记忆胞部之剖面图。 第二十八图系用以说明本发明之实施形态6中之 SRAM之记忆胞部之制造过程之剖面图。 第二十九图系用以说明本发明之实施形态6中之 SRAM之记忆胞部之制造过程之剖面图。 第三十图系用以说明本发明之实施形态6中之SRAM 之记忆胞部之制造过程之剖面图。 第三十一图系用以说明本发明之实施形态6中之 SRAM之记忆胞部之制造过程之剖面图。 第三十二图系显示以往之SRAM之记忆胞部之等价电 路图。 第三十三图系用以说明以往之SRAM之记忆胞部之问 题点之等价电路图。 第三十四图系用以说明以往之SRAM之记忆胞部之问 题点之等价电路图。 |
