| 主权项 |
1.一种位准变换电路,其特征为,具备:具有串联在外加高电压之高电压电源与第1输出波节间的第1及第2P频道型MOS电晶体、及串联在上述第1输出波节与接地间的第1及第2N-MOS电晶体,具吸合用功能之上述第1P频道型MOS电晶体的闸极上外加第1信号,而在拉曳用功能之上述第2N频道型MOS电晶体的闸极上外加具有低于上述高电压之低电压与接地电压间振幅的输入信号,上述第2P频道型MOS电晶体及上述第1N频道型MOS电晶体之各闸极系形成共同之低电压而外加第1CMOS电路;连接上述电压电源与第2输出波节间而外加上述第1信号于闸极之第3P频道型MOS电晶体,及具有连接外加有上述第2输出波节与低电压的低电压电源之间,而将上述第1CMOS电路之上述第1输出波节的电位外加在闸极上之第4P频道型MOS电晶体的第1中间电路;具有连接上述高电压电源与第3输出波节间而将上述第1中间电路之第2输出波节的电位外加在闸极的第5P频道型MOS电晶体,及连接上述第3输出波节与上述低电压电源之间,而将输出信号外加于闸极上之第6P频道型MOS电晶体,藉上述第3输出波节串联输出上述第1信号之第2中间电路;及,串联在上述高电压电源与第4输出波节之间的上述第7及第8P频道型MOS电晶体,及串联在上述第4输出波节与接地间的第3及第4N频道型MOS电晶体,具吸合用功能之上述第7P频道型MOS电晶体的闸极上外加有上述第1中间电路之上述第2输出波节电位,具拉曳用功能之上述第4N频道型MOS电晶体的闸极上外加有上述输入信号的反相信号,上述第8P频道型MOS电晶体及上述第3N频道型MOS电晶体的各闸极上是以共同的低电压予以外加,而从上述第4输出波节朝外部输出作为上述输出信号之具有上述高电压与接地电压间振幅之信号所成的第2CMOS电路。2.如申请专利范围第1项所记载之位准变换电路,其中上述第1CMOS电路之上述第1及第2P频道型MOS电晶体的串联开启电阻系设定大于上述第1及第2N频道型MOS电晶体的串联开启电阻,且上述第2CMOS电路的上述第7及第8P频道型MOS电晶体的串联开启电阻系设定大于上述第3及第4N频道型MOS电晶体之串联开启电阻,同时上述第1中间电路之第3P频道型MOS电晶体的串联开启电阻系设定大于第4P频道型MOS电晶体的开启电阻,另外上述第2中间电路之第5P频道型MOS电晶体的开启电阻系设定大于第6P频道型MOS电晶体的开启电阻者。3.一种位准变换电路,其特征为,具备:具有串联在外加高电压之高电压电源与第1输出波节间的第1及第2P频道型MOS电晶体、及串联在上述第1输出波节与接地间的第1及第2N频道型MOS电晶体,具吸合用功能之上述第1P频道型MOS电晶体的闸极上外加第1信号,而在连接具有拉曳用功能之上述第2N频道型MOS电晶体闸极上的输入波节上外加具有低于上述高电压之低电压与接地电压间振幅的输入信号,上述第2P频道型MOS电晶体及上述第1N频道型MOS电晶体之各闸极上外加共同之低电压的第1CMOS电路;连接上述电压电源与第2输出波节间而外加上述第1信号于闸极之第3P频道型MOS电晶体,及具有连接外加上述第2输出波节与低电压的低电压电源之间,而将上述第1CMOS电路之上述第1输出波节的电位外加在闸极上的第4P频道型MOS电晶体之第1中间电路;具有连接上述高电压电源与第3输出波节间而将上述第1中间电路之第2输出波节的电位外加在闸极的第5P-MOS,及连接上述第3之输出波节与上述低电压电源之间,而将输出信号外加于闸极上的第6P频道型MOS电晶体,藉上述第3输出波节串联输出上述第1信号之第2中间电路,及上述高电压电源与第4输出波节间的上述第7及第8P-MOS,及连接于上述第4输出波节与接地间的第3N频道型MOS电晶体,具吸合用功能之上述第7P频道型MOS电晶体的闸极上外加有上述第1中间电路之上述第2输出波节的电位,且具有上述第8P频道型MOS电晶体及拉曳用功能之上述第3N频道型MOS电晶体的各闸极上外加有共同的低电压,从上述第4输出波节系朝外部输出作为上述输出信号之具有上述高电压与接地电压间振幅的信号所成之第2CMOS电路。4.一种位准变换电路,其特征为,具备:具有串联外加有高电压之高电压电源与第1输出波节间的第1及第2P频道型MOS电晶体,及连接在上述第1输出波节与输入波节间的第1N频道型MOS电晶体,具吸合用功能之上述第1P频道型MOS电晶体的闸极上外加第1信号,而在具有拉曳用功能之上述第1N频道型MOS电晶体的源极上所连接的上述输入波节上外加具有低于上述高电压之低电压与接地电压间振幅的输入信号,上述第2P频道型MOS电晶体及上述第1N频道型MOS电晶体各闸极形成共同的低电压而予以外加之第1CMOS电路;连接上述高电压电源与第2输出波节间而外加上述第1信号于闸极之第3P频道型MOS电晶体,及具有连接外加上述第2输出波节与低电压之低电压电源之间,而将上述第1CMOS电路之上述第1输出波节的电位外加在闸极上之第4P频道型MOS所成的第1中间电路;具有连接上述高电压电源与第3输出波节间而将上述第1中间电路之第2输出波节的电位外加在闸极的第5P-MOS上,及连接上述第3输出波节与上述低电压电源之间,而将输出信号外加在闸极上的第6P频道型MOS电晶体,藉上述第3输出波节串联而输出上述第1信号之第2中间电路;及,串联上述高电压电源与第4输出波节间之上述第7及第8P频道型MOS电晶体,及串联在上述第4输出波节与接地间的第2及第3N频道型MOS电晶体,具吸合用功能之上述第7P频道型MOS电晶体的闸极上外加有上述第1中间电路之上述第2输出波节的电位,且具有拉曳用功能的上述第3N频道型MOS电晶体的闸极上外加有上述输入信号的反相信号,并以共同的低电压外加在上述第8P频道型MOS电晶体及上述第2N频道型MOS电晶体的各个闸极上,从上述第4输出波节朝外部输出作为上述输出信号之具有上述高电压与接地电压间振幅的信号所成之第2CMOS电路。5.一种位准变换电路,其特征为,具备:具有串联于外加有高电压的高电压电源与第1输出波节间的第1及第2P频道型MOS电晶体,及连接在上述第1输出波节与第1输入波节间的第1N频道型MOS电晶体,具吸合用功能之上述第1P频道型MOS电晶体的闸极上外加第1信号,而在具有拉曳用功能之上述第1N频道型MOS电晶体源极上所连接的上述输入波节上外加具有低于上述高电压之低电压与接地电压间振幅的输入信号,上述第2P频道型MOS电晶体及上述第1N频道型MOS电晶体之各闸极的低电压系形成共同而外加之第1CMOS电路;连接上述高电压电源与第2输出波节间而外加上述第1信号于闸极的第3P频道型MOS电晶体,及具有连接外加上述第2输出波节与低电压之低电压电源之间,而将上述第1CMOS电路之上述第1输出波节的电位外加在闸极上之第4P频道型MOS的第1中间电路;具有连接上述高电压电源与第3输出波节间而将上述第1中间电路之第2输出波节的电位外加在闸极的第5P频道型MOS,并具有连接上述第3输出波节与上述低电压电源之间,而将输出信号外加于闸极上之第6P频道型MOS电晶体,藉上述第3输出波节输出上述第1信号之第2中间电路;及,串联上述高电压电源与第4输出波节间的上述第7及第8P频道型MOS电晶体,及连接在上述第4输出波节与第2输入波节间的第2N频道型MOS电晶体,具吸合用功能之上述第7P频道型MOS电晶体的闸极上外加有上述第1中间电路之上述第2输出波节的电位,且连接在具有拉曳用功能之上述第2N频道型MOS电晶体源极的第2输入波节上外加有上述输入信号的反相信号,并以共同的低电压外加在上述第8P频道型MOS电晶体及上述第2N频道型MOS电晶体的各个闸极上,从上述第4输出波节朝外部输出作为上述输出信号之具有上述高电压与接地电压间振幅的信号所成之第2CMOS电路。6.如申请专利范围第3项所记载之位准变换电路,其中上述第1之信号为具有在上述高电压与上述低电压间之振幅的信号,使该第1信号形成与上述输出信号独立而朝外部输出之构成。7.如申请专利范围第3项所记载之位准变换电路,其中上述第1之信号为具有在上述高电压与上述低电压间之振幅的信号,使该第1信号形成与上述输出信号独立而朝外部输出之构成。8.如申请专利范围第4项所记载之位准变换电路,其中上述第1之信号为具有在上述高电压与上述低电压间之振幅的信号,使该第1信号形成与上述输出信号独立而朝外部输出之构成。9.如申请专利范围第5项所记载之位准变换电路,其中上述第1之信号为具有在上述高电压与上述低电压间之振幅的信号,使该第1信号形成与上述输出信号独立而朝外部输出之构成。10.如申请专利范围第6项所记载之位准变换电路,其中将上述第4及第6P频道型MOS电晶体的基片分别连接在源极侧上,而与其他P频道型MOS电晶体的基片分离者。11.如申请专利范围第7项所记载之位准变换电路,其中将上述第4及第6P频道型MOS电晶体的基片分别连接在源极侧上,而与其他P频道型MOS电晶体的基片分离者。12.如申请专利范围第8项所记载之位准变换电路,其中将上述第4及第6P频道型MOS电晶体的基片分别连接在源极侧上,而与其他P频道型MOS电晶体的基片分离者。13.如申请专利范围第9项所记载之位准变换电路,其中将上述第4及第6P频道型MOS电晶体的基片分别连接在源极侧上,而与其他P频道型MOS电晶体的基片分离者。14.一种半导体积体电路,具备连接在外加有低电压之低电压电源与接地间而输出具有上述低电压与接地电压间振幅的信号之低电源用电路,及将上述低电源用电路所输出的信号位准变换为具有高于上述低电压之高电压与接地电压间之振幅信号所成的半导体积体电路中,其特征为:上述位准变换电路是以申请专利范围第1项的位准变换电路所构成者。15.一种半导体积体电路,具备连接在外加有低电压之低电压电源与接地间而输出具有上述低电压与接地电压间振幅的信号之低电源用电路,及将上述低电源用电路所输出的信号位准变换为具有高于上述低电压之高电压与接地电压间之振幅信号所成的半导体积体电路中,其特征为:上述位准变换电路是以申请利范围第3项的位准变换电路所构成者。16.一种半导体积体电路,具备连接在外加有低电压之低电压电源与接地间而输出具有上述低电压与接地电压间振幅的信号之低电源用电路,及将上述低电源用电路所输出的信号位准变换为具有高于上述低电压之高电压与接地电压间之振幅信号所成的半导体杠体电路中,其特征为:上述位准变换电路是以申请专利范围第4项的位准变换电路所构成者。17.一种半导体积体电路,具备连接在外加有低电压之低电压电源与接地间而输出具有上述低电压与接地电压间振幅的信号之低电源用电路,及将上述低电源用电路所输出的信号位准变换为具有高于上述低电压之高电压与接地电压间之振幅信号所成的半导体积体电路中,其特征为:上述位准变换电路是以申请专利范围第5项的位准变换电路所构成者。图式简单说明:第一图为表示本发明第1实施形态位准变换电路之电路图。第二图为表示本发明第2实施形态位准变换电路之电路图。第三图为表示本发明第3实施形态位准变换电路之电路图。第四图为表示本发明第4实施形态位准变换电路之电路图。第五图为表示本发明第5实施形态位准变换电路之电路图。第六图为表示本发明第6实施形态半导体积体电路之电路图。第七图为表示习知位准变换电路之构成的电路图[第1之习知电路]。第八图为表示习知位准变换电路之构成的电路图[第2之习知电路]。第九图为表示习知位准变换电路之构成的电路图[第3之习知电路]。 |
