| 主权项 |
1.一种记忆体电路,其包含:复数个记忆体位置,用以储存资料;第一群多工器,连结到该复数个记忆体位置,用来选取该资料的第一选取资料以及输出该第一选取资料于该第一群多工器的第一群输出;第二群多工器,连结到第一群多工器的该第一群输出,用来从该第一群输出中该选取一些,并自该第一群输出之该选取者中接收该第一选取资料中的第二选取资料,以及输出该第二选取资料到连结到记忆体电路的资料滙流排;以及控制装置,用以控制该第一群多工器以及该第二群多工器,其中该控制装置使得该第二群多工器从该第一群输出中之该选取系与藉由该第一群多工器对该资料的该第一选取资料的选取有至少部份的平行。2.根据申请专利范围第1项的记忆体电路,其中来自该资料滙流排的第一选取资料储存在该记忆体位置,以从最高意义位元到最低意义位元的第一顺序,而该控制装置在输出该第二选取资料到该资料滙流排之前,使该第二群多工器重整该第二选取资料成与该第一顺序不同的第二顺序。3.根据申请专利范围第2项的记忆体电路,其中该控制装置使该第二群多工器重整该第二选取资料与藉由第一群多工器在该资料的第一选取中做选取有至少部份平行。4.根据申请专利范围第1项的记忆体电路,其中该控制装置包含一加法器来将第一位址运算元与第二位址运算元相加产生该第一选取资料约有效位址。5.根据申请专利范围第4项的记忆体电路,其中该加法器产生一解码过的有效位址。6.根据申请专利范围第5项的记忆体电路,其中该控制装置控制利用该解码过的有效位址之第一选取最低意义位元之该第一群多工器。7.根据申请专利范围第6项的记忆体电路,该控制装置控制利用该解码过的有效位址之第二选取最低意义位元之该第二群多工器,其中该第二选取最低意义位元比该第一选取最低意义位元有更高的意义。8.根据申请专利范围第7项的记忆体电路,其中该加法器在产生该第二选取最低意义位元之前产生该第一选取最低意义位元。9.一种处理系统,包含一处理器;一连结到该处理器的主记忆体;以及结合该处理器的快取记忆体,其中该快取记忆体包含:复数个储存资料的记忆体位置;连结到该群记忆体位置的第一群多工器,用以选取该资料的第一选取资料并输出该第一选取资料到该第一群多工器的第一群输出;第二群多工器连结到第一群多工器的第一群输出以从第一群输出中选出一些,并自该第一群输出之该选定者中接收该第一选取资料中的第二个选取资料,并将第二选取资料输出在连结到记忆体电路的资料滙流排上;以及控制装置,用以控制该第一群多工器及该第二群多工器,其中该控制装置使得该第二群多工器从该第一群输出中之该选取系与藉该第一群多工器对该资料的该第一选取资料之选取有至少部份的平行。10.根据申请专利范围第9项的处理系统,其中来自该资料滙流排的第一选取资料储存在该记忆体位置,以从最高意义位元到最低意义位元的第一顺序,而该控制装置在输出该第二选取资料到该资料滙流排之前,使该第二群多工器重整该第二选取资料成与该第一顺序不同的第二顺序。11.根据申请专利范围第10项的处理系统,其中该控制装置使该第二群多工器重整该第二选取资料与藉由第一群多工器在该资料的第一选取中做选取有至少部份平行。12.根据申请专利范围第9项的处理系统,其中该控制装置包含一加法器来将第一位址运算元与第二位址运算元相加产生该第一选取资料的有效位址。13.根据申请专利范围第12项的处理系统,其中该加法器产生一解码过的有效位址。14.根据申请专利范围第13项的处理系统,其中该控制装置控制利用该解码过的有效位址之第一选取最低意义位元之该第一群多工器。15.根据申请专利范围第14项的处理系统,该控制装置控制利用该解码过的有效位址之第二选取最低意义位元之该第二群多工器,其中该第二选取最低意义位元比该第一选取最低意义位元有更高的意义。16.根据申请专利范围第15项的处理系统,其中该加法器在产生该第二选取最低意义位元之前产生该第一选取最低意义位元。17.一种记忆体电路,其包含:复数个储存资料的记忆体位置;一连结到该复数个记忆体位址的多工器树,用来储存该资料的第一选取资料,并将该第一选取资料的第二个选取资料输出到连结该记忆体电路的资料滙流排上;以及控制该多工器树的控制装置,其中该控制装置使该多工器树对该第二选取资料的选取与该第一选取资料的选取有至少部份的平行。18.根据申请专利范围第17项的记忆体电路,其中来自该资料滙流排的第一选取资料储存在该记忆体位置,以从最高意义位元到最低意义位元的第一顺序,而该控制装置在输出该第二选取资料到该资料滙流排之前,使该多工器树重整该第二选取资料成与该第一顺序不同的第二顺序。19.根据申请专利范围第18项的记忆体电路,其中控制装置使得该多工器树对该第二选取资料的重整与该第一选取资料的该选取有部份的平行。20.一处理系统,其包含:一处理器;一连结到该处理器的主记忆体;以及与该处理器结合的快取记忆体,其中该快取记忆体包含:复数个储存资料的记忆体位置;一连结到该复数个记忆体位置的多工器树,用来存取该资料的第一选取资料,并将该第一选取资料的第二选取资料输出到连结该快取记忆体的资料滙流排;以及控制该多工器树的控制装置,其中该控制装置使得该多工器树对该第二选取资料的选取与对该第一选取资料的该选取有至少部份的平行。图式简单说明:第一图为根据本发明结合低出入时间快取记忆体的多处理器系统的方块图;第二图为根据先前技艺之快取记忆体的方块图;第三图为根据本发明的低出入时间之快取记忆体的方块图;第四图A及第四图B为第三图中低出入时间快取记忆体的更详尽方块图;以及第五图A-第五图C为第四图中多工器树的更详尽方块图。 |
