| 主权项 |
1.一种半导体装置,其主要包括有:用于接受第1时脉信号之第1外部端子,用于接受第2时脉信号之第2外部端子,多个外部资料输出端子,响应于上述第1时脉信号而输出致能信号之第1电路,响应于上述第2时脉信号而输出时序信号之第2电路,以及分别被连接到上述多个外部资料输出端子之多个资料输出电路,其特征在于:上述多个资料输出电路分别具有用于接受上述致能信号之第1输入端子以及用于接受上述时序信号之第2输入端子,上述多个资料输出电路,当上述致能信号为主动时,会响应于上述时序信号而输出资料。2.如申请专利范围第1项之半导体装置,上述第1外部端子被配置在配列有上述多个外部资料输出端子之领域的外部,而上述第2外部端子则被配置在该领域的内部。3.如申请专利范围第1项之半导体装置,更备有:用于储存资料之记忆体阵列以及被连接到上述第1外部端子的控制电路,该控制电路则响应于上述第1时脉信号而指示对记忆体进行存取,藉此,可以将被储存在上述记忆体阵列之上述资料读取到上述多个资料输出电路。4.如申请专利范围第1项之半导体装置,上述第1外部端子被配置在上述半导体装置的中央部。5.如申请专利范围第1项之半导体装置,上述第1外部端子,上述第2外部端子以及上述多个外部资料输出端子系沿着直线被配列。6.一种半导体装置,其主要包括有:用于接受第1时脉信号之第1外部端子,用于接受第2时脉信号之第2外部端子,多个外部资料输出端子,分别连接在上述多个外部资料输出端子之多个资料输出电路,用于响应于上述第1时脉信号而输出致能信号之第1电路,具备有用于接受上述第2时脉信号之第1输入端子,及用于接受上述致能信号之第2输入端子的第2电路之半导体装置中,其特征在于:上述第2电路,当上述致能信号为主动时,则会响应于上述第2时脉而输出时序信号,上述多个资料输出电路会响应于上述时序信号而输出资料者。7.如申请专利范围第6项之半导体装置,上述第1外部端子被配置在配列有上述多个外部资料输出端子之领域的外部,而上述第2外部端子则被配置在该领域的内部。8.如申请专利范围第6项之半导体装置,更备有:用于储存资料之记忆体阵列以及被连接到上述第1外部端子的控制电路,该控制电路则响应于上述第1时脉信号而指示对记忆体进行存取,藉此,可以将被储存在上述记忆体阵列之上述资料读取到上述多个资料输出电路。9.如申请专利范围第6项之半导体装置,上述第1外部端子被配置在上述半导体装置的中央部。10.如申请专利范围第6项之半导体装置,上述第1外部端子,上述第2外部端子以及上述多个外部资料输出端子系沿着直线而配置。11.一种半导体记忆装置,其主要是针对位址被多重化之半导体记忆装置,具有:在第1时间间隔接受行位址信号,而在第2时间间隔接受列位址信号之多个外部位址端子;根据上述行位址信号而输出缺陷位址信号之缺陷位址储存电路;根据上述缺陷位址信号以及上述列位址信号来决定上述缺陷位址储存信号与该列位址信号是否成为一致的比较电路,其特征为:配置有上述多个外部位址端子之位址输入领域与形成有上述缺陷位址储存电路之领域之间的距离则设成较该位址输入领域与形成有上述比较电路之领域之间的距离为长。12.如申请专利范围第11项之半导体记忆装置,上述比较电路与上述缺陷位址储存电路之间的领域系用于形成交差配线,该交差配线则是与被连接到上述比较电路与上述缺陷位址电路之间的配线交差。13.如申请专利范围第12项之半导体记忆装置,上述领域系用于形成由上述行位址信号所控制的电路。14.一种半导体记忆装置,其主要特征系备有:记忆体阵列;用于接受第1时脉信号的第1外部端子;用于接受第2时脉信号的第2外部端子;及用于保持由上述记忆体阵列所读取之第1资料的第1输出电路,上述第1输出电路会根据上述第1时脉信号被设成输出致能状态,而自上述第1输出电路输出上述第1资料的时间则是根据上述第2时脉被控制。15.如申请专利范围第14项之半导体记忆装置,更备有:用于接受第3时脉信号之第3外部端子;及用于保持由上述记忆体阵列所读取之第2资料的第2输出电路,上述第2输出电路会根据上述第1时脉信号被设成输出致能状态,而自上述第2输出电路输出上述第2资料的时间则是根据上述第3时脉信号被控制。16.如申请专利范围第15项之半导体记忆装置,上述第1,第2以及第3时脉信号是同相的信号。17.一种半导体记忆装置,其主要特征系备有:记忆体阵列;用于接受第1时脉信号之第1外部端子;用于接受第2时脉信号之第2外部端子;及用于输出自上述记忆体阵列所读取之资料的第3外部端子,对于上述记忆体阵列内之记忆单元的选择动作是由上述第1时脉信号所控制,而自上述第3外部端子输出由所选择之上述记忆单元所读取之资料的时间则是由上述第2时脉信号所控制。18.如申请专利范围第17项之半导体记忆装置,上述第2时脉信号与上述第1时脉信号是同相的信号。19.如申请专利范围第18项之半导体记忆装置,上述第1外部端子被配置在半导体晶片的中心部,而上述第2外部端子则位在离开上述中心部的位置。20.一种半导体记忆装置,其主要是针对位址被多重化的半导体记忆装置,具有:在第1时间接受行位址信号,而在第2时间则接受列位址信号之多个位址端子;根据上述行位址信号而输出缺陷位址信号之缺陷位址储存电路;及根据上述缺陷位址信号以及上述列位址信号来决定上述缺陷位址信号是否与上述列位址信号成为一致的比较电路,其特征为:上述比较电路被形成在上述半导体晶片的中心部,而上述缺陷位址储存电路则被形成在离开上述半导体晶片之中心部的领域。21.如申请专利范围第20项之半导体记忆装置,上述多个外部端子之至少一部分是与形成上述比较电路之领域相邻。图式简单说明:第一图系表早于本发明,本发明人所检讨之DRAM之方块图。第二图系表第一图之DRAM之I/O区段的电路图。第三图系表第二图之I/O区段的时序图。第四图系表实现本发明之特征之DRAM的方块图。第五图系表第四图之DRAM之I/O区段之第1实施形态的电路图。第六图系表第五图之I/O区段的时序图。第七图系表第四图之DRAM之I/O区段之第2实施形态的电路图。第八图系表第七图之I/O区段的时序图。第九图系表第五图以及第七图之技术有利点的时序图。第十图系表第五图以及第七图之技术有利点的时序图。第十一图系表第四图之DRAM之其他部分的方块图。第十二图系表第十一图之DRAM部分的时序图。第十三图系表本发明所适用之SDRAM之电路方块图。 |
