| 主权项 |
1.一种记忆体积体电路,包括有:记忆格阵列;传送资料进入该记忆格阵列及从该记忆格阵列传出资料之资料线;连接该记忆格阵列及该资料线之间的资料储存电路;及连接至该资料储存电路之可规划电路,并回应控制输入与时脉信号以释放该资料储存电路内的资料。2.如申请专利范围第1项之积体电路,其中该资料储存电路包括一闩。3.如申请专利范围第1项之积体电路,其中该可规划电路包括电路,用以在释放该资料储存电路中的该资料之前,计数该时脉信号之预定数目的周期。4.如申请专利范围第3项之积体电路,其中该预定数目的周期对应该控制输入。5.如申请专利范围第1项之积体电路,又包括电路,用以在包含多个资料位元之群中传送资料进出该阵列。6.一种记忆体积体电路,包括有:记忆格阵列;时脉信号输入;传送资料进入该记忆格阵列及从该记忆格阵列传出资料之资料线;连接该记忆格阵列及该资料线之间的闩,用以储存要传入或传出该记忆格阵列的资料;包括等待时间输入资料之模式暂存器;及连接至该模式暂存器,该闩,及该时脉信号输入的计数电路,该计数电路在预定数目的该时脉信号周期结束后,提供一信号以释放该闩的资料,该预定数目的周期对应该等待时间输入资料。7.如申请专利范围第6项之记忆体积体电路,又包括电路,用以在包含多个资料位元之群中传送资料进出该阵列,传送该多个资料位元之第一个以回应从该计数电路至该闩的该信号,以释放该闩的资料,该多个资料位元由该模式暂存器中的群长度输入资料所决定。8.如申请专利范围第6项之记忆体积体电路,又包括读取及写入控制电路,而其中该预定数目的该时脉信号周期由进入该读取及写入控制电路的读取及写入命令来量测。9.如申请专利范围第8项之记忆体积体电路,其中从0.2.4或8个周期中选择读取命令之该预定数目的周期。10.如申请专利范围第8项之记忆体积体电路,其中从0或1个周期中选择写入命令之该预定数目的周期。11.一种以时脉信号协调从记忆格阵列输入及输出资料的方法,该方法包括的步骤为:将要传入或传出该记忆格阵列之资料储存在连接该记忆格阵列之资料储存电路;计数该预定数目的时脉信号周期;在该预定数目的时脉周期结束后提供一信号至该资料储存电路;及释放该储存资料。12.如申请专利范围第11项之方法,其中释放该储存资料之该步骤,包括释放包含多个资料位元之群资料。13.如申请专利范围第11项之方法,其中储存资料之该步骤,包括闩锁要读取或写入该阵列的资料。14.如申请专利范围第11项之方法,又包括从读取命令之量测选择该预定数目的时脉为1.2.4或8个周期之步骤。15.如申请专利范围第11项之方法,又包括从写入命令之量测选择该预定数目的时脉为0或1个周期之步骤。图式简单说明:第一图为包括堆叠暂存器以产生等待时间的记忆体电路之概要图;第二图为较佳具体实例记忆体电路等待时间产生方法的概要图;第三图为第二图的辅助电路以产生群控制;第四图说明第二图较佳具体实例电路的模式暂存器(Mode Register)的输入位址;第五图为记忆体电路之概要图;第六图为第五图控制方块内之功能图;第七图为记忆体电路读取命令时之时序图;第七图a示出时脉闸控信号之时序图;第八图a及第八图b为结合使用预提取(Pre-fetch)方法的记忆体电路的资料顺序、输入及输出电路图;第九图为记忆体电路写入命令时之时序图;第十图a至第十图d为在记忆体电路产生可变的等待时间之逻辑电路的概要图。 |
