| 主权项 |
1.一种具有数个总块之半导体记忆体元件,该总体块包含:数个单位矩阵包括具有正常晶胞阵列之一正常块与具有冗余晶胞阵列之一冗余块;一正常部句线路驱动器用于驱动该等正常晶胞之一句线路;一冗余部句线路驱动器用于驱动该等冗余晶胞之一句线路;一主解码器具有一输出信号被供应至该正常部句驱动器;以及一冗余解码器具有一输出信号被供应该正常部句线路驱动器与该冗余部句线路驱动器;其中该主解码器包括一输出信号被一列位址信号选择性地启动而不管该冗余晶胞之使用,且该辅助解码器包括一输出信号被一列位址信号选择性地启动,其情形为一对应的总体块被一列位址信号选择用以在一正常作业模态中选择一正常块,或者一对应的块之一冗余体系在一冗余作业模态中被使用。2.如申请专利范围第1项所述之半导体记忆体元件,其中该主解码器拒绝一冗余信号,且被一列位址信号预先充填以启动一输出信号。3.如申请专利范围第1项所述之半导体记忆体元件,其中该辅助解码器被一预设的块选择信号赋能并具有一输出信号选择性地被一列位址信号启动,且在一对应的总体块被一正常作业模态之一列位址信号选择或一冗余模态之一对应块的冗余体系被使用的情形中,该块选择信号被启动。4.如申请专利范围第1项所述之半导体记忆体元件,其中在一对应的总体块被一正常作业模态之一列位址信号选择或一冗余模态之一对应块的冗余体系被使用的情形中,该总体块包括一块选择器用于产生一块选择信号被启动。5.如申请专利范围第4项所述之半导体记忆体元件,其中该块选择器包含:该列冗余赋能信号之AND设施,在启动一预设列冗余赋能信号与一列位址信号之际被赋能;以及OR设施,该冗余信号在选择一对应块之一冗余体系与该AND设施之输出之际被启动。6.如申请专利范围第1项所述之半导体记忆体元件,其中该总体块进一步包含一保险丝盒,其非回应解码该辅助解码器用之一列位址信号,而是解码该主解码器用之列位址信号。7.如申请专利范围第6项所述之半导体记忆体元件,其中该等保险丝盒包含数个位址感应部位用以在一正常作业模态之际回应于解码该主解码器用之每一该等位址信号,以对该保险丝盒之一输出信号的一冗余信号解除启动。8.如申请专利范围第6项所述之半导体记忆体元件,进一步包含一冗余赋能部位用以启动一列冗余赋能信号,其为被选择性地操作之总体块之冗余体系中一冗余体系的输出信号。9.如申请专利范围第8项所述之半导体记忆体元件,其中该冗余赋能部位包含数个冗余感应部位用以回应于每一该等冗余信号,其为该等总体块之一保险丝盒之输出信号,以启动该冗余赋能部位之输出信号的一冗余赋能信号。10.如申请专利范围第9项所述之半导体记忆体元件,其中该冗余感应部位包含一NMOS电晶体,包括一源极被连接于包含有一接地电压与一电源中被选出之一者,一闸被连接于该冗余信号,与一排极被连接于该列冗余赋能信号。11.一种方法,用于补救一半导体记忆体元件之一瑕疵晶胞:具有数个总体块,包括二个或以上之单元矩阵,由一正常块及一冗余块与一保险丝盒组成,其组成之步骤为:依据一列位址信号选择性地启动一主解码器之一输出信号,而不管该冗余块之一冗余晶胞的使用;以及使用未包括有瑕疵之另一块的一保险丝盒来补救该瑕疵晶胞。图式简单说明:第一图为具有惯用列冗余体系之记忆体元件的方块图;第二图显示第一图之记忆体元件的保险丝盒电路图;第三图显示第一图之记忆体元件的正常句线路赋能部位电路图;第四图为显示第一图之记忆体元件的正常解码器图;第五图显示依据本发明具有列冗余体系之记忆体元件实施例的方块图;第六图显示第五图之记忆体元件的保险丝盒电路图;第七图显示第五图之记忆体元件的冗余解码器电路图;第八图显示第五图之记忆体元件的块选择器计时图;第九图为第八图之块选择器无延迟单元的信号计时图;第十图显示第五图之记忆体元件的主解码器电路图;第十一图显示第五图之记忆体元件的辅助解码器电路图;第十二图显示第五图之记忆体元件的正常部句线路驱动器电路图;第十三图显示第五图之记忆体元件的冗余部句线路驱动器电路图;第十四图显示第五图之记忆体元件的前置充填器电路图;以及第十五图显示第五图之记忆体元件的冗余赋能部位电路图。 |
