| 主权项 |
1.一种全面平坦化之多重内连线之制程,该制程包 含下列步骤: 形成第一介电层于一半导体基板MOS元件上; 蚀刻该第一介电层以形成第一接触窗; 形成一金属氮化物黏着层于该第一介电层之上并 沿着该第一接触窗表面覆盖; 进行金属钨沈积及钨回蚀以形成钨插塞; 形成第一内连线层于该第一介电层与该钨插塞之 上; 形成一氮化矽层于该第一内连线层之上; 蚀刻该氮化矽层与该第一内连线层以形成金属图 案层; 形成另一氮化矽层于该金属图案层与该第一介电 层之上并以非等向性蚀刻以形成间隙壁,用以包住 该金属图案; 以LPD-SiO2选择性沈积技术,对该氮化矽层做选择性 不沈积且形成二氧化矽层于该第一介电层之上,用 以达到多重内连线全面平坦化; 形成第二介电层于该二氧化矽层与该金属图案层 之上; 蚀刻该第二介电层以形成第二接触窗; 形成另一金属氮化物黏着层于该第二介电层之上 并沿着该第二接触窗表面覆盖; 进行金属钨沈积及钨回蚀以形成钨插塞;及 形成第二内连线层于该第二介电层与该钨插塞之 上。2.如申请专利范围第1项之制程,其中上述之第 一介电层为硼磷矽玻璃(BPSG)系以化学气相沈积法( CVD)沈积,其厚度大约为6000-7000埃之间。3.如申请专 利范围第1项之制程,其中上述之金属氮化物黏着 层为氮化钛(TiN),其厚度大约为500-800埃之间。4.如 申请专利范围第1项之制程,其中上述之金属钨其 厚度大约为6000-8000埃之间。5.如申请专利范围第1 项之制程,其中上述之第一内连线层为铝矽铜合金 层,其厚度大约为4000-6000埃之间。6.如申请专利范 围第1项之制程,其中上述之第一内连线层为铝金 属层,其厚度大约为4000-6000埃之间。7.如申请专利 范围第1项之制程,其中上述之第一内连线层为铜 金属层,其厚度大约为4000-6000埃之间。8.如申请专 利范围第1项之制程,其中上述形成于该第一内连 线层上之氮化矽,其厚度大约为1500-2500埃之间。9. 如申请专利范围第1项之制程,其中上述之该金属 图案层之间隙壁宽度大约为0.14-0.18um之间。10.如 申请专利范围第1项之制程,其中上述之第二介电 层为TEOS-SiO2,系以电浆化学气相沈积法(PECVD)沈积, 其厚度大约为4000-6000埃之间。11.如申请专利范围 第1项之制程,其中上述之第二内连线层为铝矽铜 合金层,其厚度大约为5000-7000埃之间。12.如申请专 利范围第1项之制程,其中上述之第二内连线层为 铝金属层,其厚度大约为5000-7000埃之间。13.如申请 专利范围第1项之制程,其中上述之第二内连线层 为铜金属层,其厚度大约为5000-7000埃之间。图式简 单说明: 第一图为半导体基板MOS元件经微影、曝光及蚀刻 技术形成第一接触窗且进行第一介电层表面钨回 蚀以形成钨插塞之初步制程剖面图。 第二图为在第一图制程之后,形成第一内连线层及 沈积一氮化矽层之制程剖面图。 第三图为在第二图制程之后,经微影、曝光及蚀刻 技术蚀刻该氮化矽层及该第一内连线层以形成金 属图案层,且再沈积另一氮化矽层之制程剖面图。 第四图为在第三图制程之后,以非等向性蚀刻形成 氮化矽间隙壁(spacer)以包住该金属图案层之制程 剖面图。 第五图为在第四图制程之后,利用LPD-SiO2选择性沈 积技术,沈积二氧化矽层,以达到多重内连线全面 平坦化之制程剖面图。 第六图为在第五图制程之后,沈积第二介电层,作 为与第二内连线层隔离用之制程剖面图。 第七图为在第六图制程之后,第二介电层经微影、 曝光及蚀刻技术形成第二接触窗,以作为与第一内 连线层连接用之制程剖面图。 第八图为在第七图制程之后,沈积氮化钛、金属钨 且进行第二介电层表面钨回蚀以形成钨插塞及沈 积第二内连线层之制程剖面图。 |
