维特比译码器

摘要

本发明提供一种维特比译码器，其特征在于：存储器部分，用于存储来自ACS的通路选择结果；选择电路，用于从存储在该存储器部分中的数据到某个时间点t的最大似然状态的通路，选择来自时间点t－1中的某个状态的信号；多个或门，在该选择电路的输出信号中，收集返回同一选择电路的信号彼此。准备对应各状态的数量的选择电路，只要使存储器部分的字数与所需要的截断的段数对应，就可以与限定长度以及截断的增加对应。

主权项

1、一种维特比译码器，包括：分路量值运算部分，计算由接受到的卷积码得到的分路的最大似然；通路选择部分，对于在上述卷积码取得的多个状态的时间点t=n(时间点t=n是表示任意的时间点)中的通路量值，使从上述分路量值运算部分中得到的时间点t=n至时间点t=n+1(时间点t=n+1是表示时间t=n的1个时钟脉冲后的时间点)的分路的量值相加，在时间点t=n+1中的每个状态比较通路量值，选择在时间点t=n+1中的每个状态的最适宜通路；通路存储器，存储在上述各时间点中与各状态的最适宜通路对应的通路数据，其特征在于：上述通路存储器部分具有：选择电路群，其可以根据存储在上述存储器部分中的上述通路数据，选择在时间点t=m(时间点t=m是表示任意的时间点)中与规定的状态对应的时间点t=m-1(时间点t=m-1是表示时间点t=m的1个时钟脉冲前的时间点)中的一个状态。