| 主权项 |
1.一种可电除可程式唯读记忆胞结构,形成于一第一型半导体基底上,该结构包括:一第二型掺杂区,形成于该第一型半导体基底中,该第二型掺杂区具有一不平坦的表面,且该第二型掺杂区用以作控制闸;一介电层,形成于该第二型掺杂区上;以及一导电层,形成于该介电层上,该导电层用以作浮置闸。2.如申请专利范围第1项所述之结构,其中该第一型半导体基底系掺杂P型离子,该第二型掺杂区系掺杂N型离子。3.如申请专利范围第1项所述之结构,其中该不平坦的表面包括至少有一沟渠结构。4.如申请专利范围第3项所述之结构,其中该沟渠的深度系在约0.1m到约2m之间。5.如申请专利范围第3项所述之结构,其中该沟渠底部的转角呈圆滑的形状。6.如申请专利范围第1项所述之结构,其中该第二型掺杂区的形成方式系为先进行离子植入法,植入N型离子砷、磷或锑,然后再进行离子趋入或回火的步骤。7.如申请专利范围第1项所述之结构,其中该第二型掺杂区的形成方式系为先进行离子植入法,植入N型离子砷、磷或锑,然后再进行掺杂离子的扩散步骤。8.如申请专利范围第1项所述之结构,其中该介电层系为氧化矽/氮化矽/氧化矽层(ONO)。9.如申请专利范围第1项所述之结构,其中该导电层系为掺杂的多晶矽层。10.一种可电除可程式唯读记忆胞的制造方法,该方法包括下列步骤:提供一第一型半导体基底;在该第一型半导体基底上形成至少一沟渠,使得该第一型半导体基底具有一不平坦的表面;在该第一型半导体基底中形成一第二型掺杂区,该第二型掺杂区用以作控制闸,且该第二型掺杂区亦具有不平坦的表面;在该第二型掺杂区与该沟渠上形成一介电层;在该介电层上形成一导电层;以及进行微影与蚀刻步骤,定义该导电层的图案,用以形成一浮置闸。11.如申请专利范围第10项所述之方法,其中该第一型半导体基底系掺杂P型离子,该第二型掺杂区系掺杂N型离子。12.如申请专利范围第10项所述之方法,其中该沟渠的形成方式系为湿蚀刻法。13.如申请专利范围第10项所述之方法,其中该沟渠的形成方式系为乾蚀刻法。14.如申请专利范围第10项所述之方法,其中该沟渠的深度系在约0.m到约2m之间。15.如申请专利范围第10项所述之方法,其中该沟渠底部的转角呈圆滑的形状。16.如申请专利范围第10项所述之方法,其中该第二型掺杂区的形成方式系为先进行离子植入法,植入N型离子砷、磷或锑,然后再进行离子趋入或回火的步骤。17.如申请专利范围第10项所述之方法,其中该第二型掺杂区的形成方式系为先进行离子植入法,植入N型离子砷、磷或锑,然后再进行掺杂离子的扩散步骤。18.如申请专利范围第10项所述之方法,其中该介电层系为氧化矽/氮化矽/氧化矽层(ONO)。19.如申请专利范围第10项所述之方法,其中该导电层系为掺杂的多晶矽层。图式简单说明:第一图,其所绘示的是习知一种可电除可程式唯读记忆胞之电路示意图;第二图,其所绘示的是习知一种单层多晶矽可电除可程式唯读记忆胞(single-poly EEPROM cell)之剖面示意图;以及第三图A至第三图D,其所绘示的是根据本发明之一较佳实施例,一种单层多晶矽可电除可程式唯读记忆胞之制造流程剖面示意图。 |
