| 主权项 |
1.一种使用于不同电压电源混合之积体电路的静电放电防护电路,该静电放电防护电路至少包含:第一电压源;第二电压源;及至少一个第一矽控整流器,该第一矽控整流器以阴极相连于下一个该第一矽控整流器之阳极的串联方式相接,其中第一个阳极与该第一电压源相接,最后一个阴极与该第二电压源相接,该第一矽控整流器使用N型矽控整流器时,每一个该第一矽控整流器之控制闸与其阳极相接,该第一矽控整流器使用P型矽控整流器时,每一个该第一矽控整流器之控制闸与其阴极相接。2.如申请专利范围第1项之静电放电防护电路,更包含至少一个二极体与该至少一个第一矽控整流器相并联,该至少一个二极体以N接面相连于下一个该二极体的P接面的串联方式相接,其中第一个P接面与该第二电压源相接,最后一个N接面与该第一电压源相接。3.如申请专利范围第1项之静电放电防护电路,更包含至少一个第二矽控整流器与该至少一个第一矽控整流器相并联,该第二矽控整流器以阴极相连于下一个该第二矽控整流器之阳极的串联方式相接,其中第一个阳极与该第二电压源相接,最后一个阴极与该第一电压源相接,该第二矽控整流器使用N型矽控整流器时,每一个该第二矽控整流器之控制闸与其阳极相接,该第二矽控整流器使用P型矽控整流器时,每一个该第二矽控整流器之控制闸与其阴极相接。4.如申请专利范围第3项之静电放电防护电路,其中上述之至少一个第二矽控整流器系使用低电压触发矽控整流器。5.如申请专利范围第1项之静电放电防护电路,更包含至少一个二极体连接于该至少一个第一矽控整流器之间,每一个该二极体以P接面与前一个该第一矽控整流器之阴极相接,并以N接面与下一个该第一矽控整流器之阳极相接。6.如申请专利范围第1项之静电放电防护电路,更包含至少一个二极体连接于该第二电压源与该最后一个阴极之间,该至少一个二极体以N接面相连于下一个该二极体的P接面的串联方式相接,其中第一个P接面与该最后一个阴极相接,最后一个N接面与该第二电压源相接。7.如申请专利范围第1项之静电放电防护电路,更包含至少一个二极体连接于该第一电压源与该第一个阳极之间,该至少一个二极体以N接面相连于下一个该二极体的P接面的串联方式相接,其中第一个P接面与该第一电压源相接,最后一个N接面与该第一个阳极相接。8.如申请专利范围第1项之静电放电防护电路,其中上述之至少一个第一矽控整流器系使用低电压触发矽控整流器。9.如申请专利范围第1项之静电放电防护电路,其中上述之第一电压源及上述之第二电压源,系为该积体电路中之两个相互独立之高电位电压源,该第一电压源之电位较该第二电压源之电位为高,该积体电路中包含该高电位电压源及低电位电压源。10.如申请专利范围第9项之静电放电防护电路,更包含高低电位间静电放电防护电路,设置于该高电位电压源及该低电位电压源之间。11.如申请专利范围第1项之静电放电防护电路,其中上述之第一电压源及上述之第二电压源,系为该积体电路中之两个相互独立之低电位电压源,该积体电路中包含高电位电压源及该低电位电压源。12.如申请专利范围第11项之静电放电防护电路,更包含高低电位间静电放电防护电路,设置于该高电位电压源及该低电位电压源之间。13.一种使用于不同电压电源混合之积体电路的静电放电防护电路,该静电放电防护电路至少包含:第一电压源;第二电压源;至少一个第一矽控整流器,该第一矽控整流器以阴极相连于下一个该第一矽控整流器之阳极的串联方式相接,其中第一个阳极与该第一电压源相接,最后一个阴极与该第二电压源相接,该第一矽控整流器使用N型矽控整流器时,每一个该第一矽控整流器之控制闸与其阳极相接,该第一矽控整流器使用P型矽控整流器时,每一个该第一矽控整流器之控制闸与其阴极相接;及至少一个并联二极体与该至少一个第一矽控整流器相并联,该至少一个并联二极体以N接面相连于下一个该并联二极体的P接面的串联方式相接,其中该并联二极体之第一个P接面与该第二电压源相接,该并联二极体之最后一个N接面与该第一电压源相接。14.如申请专利范围第13项之静电放电防护电路,更包含至少一个二极体连接于该至少一个第一矽控整流器之间,每一个该二极体以P接面与前一个该第一矽控整流器之阴极相接,并以N接面与下一个该第一矽控整流器之阳极相接。15.如申请专利范围第13项之静电放电防护电路,更包含至少一个二极体连接于该第二电压源与该最后一个阴极之间,该至少一个二极体以N接面相连于下一个该二极体的P接面的串联方式相接,其中第一个P接面与该最后一个阴极相接,最后一个N接面与该第二电压源相接。16.如申请专利范围第13项之静电放电防护电路,更包含至少一个二极体连接于该第一电压源与该第一个阳极之间,该至少一个二极体以N接面相连于下一个该二极体的P接面的串联方式相接,其中第一个P接面与该第一电压源相接,最后一个N接面与该第一个阳极相接。17.如申请专利范围第13项之静电放电防护电路,其中上述之至少一个第一矽控整流器系使用低电压触发矽控整流器。18.如申请专利范围第13项之静电放电防护电路,其中上述之第一电压源及上述之第二电压源,系为该积体电路中之两个相互独立之高电位电压源,该第一电压源之电位较该第二电压源之电位为高,该积体电路中包含该高电位电压源及低电位电压源。19.如申请专利范围第18项之静电放电防护电路,更包含高低电位间静电放电防护电路,设置于该高电位电压源及该低电位电压源之间。20.如申请专利范围第13项之静电放电防护电路,其中上述之第一电压源及上述之第二电压源,系为该积体电路中之两个相互独立之低电位电压源,该积体电路中包含高电位电压源及该低电位电压源。21.如申请专利范围第20项之静电放电防护电路,更包含高低电位间静电放电防护电路,设置于该高电位电压源及该低电位电压源之间。22.一种使用于不同电压电源混合之积体电路的静电放电防护电路,该静电放电防护电路至少包含:第一电压源;第二电压源;至少一个第一矽控整流器,该第一矽控整流器以阴极相连于下一个该第一矽控整流器之阳极的串联方式相接,其中第一个阳极与该第一电压源相接,最后一个阴极与该第二电压源相接,该第一矽控整流器使用N型矽控整流器时,每一个该第一矽控整流器之控制闸与其阳极相接,该第一矽控整流器使用P型矽控整流器时,每一个该第一矽控整流器之控制闸与其阴极相接;以及至少一个并联二极体与该至少一个第一矽控整流器相并联,该至少一个并联二极体以N接面相连于下一个该并联二极体的P接面的串联方式相接,其中该并联二极体之第一个P接面与该第二电压源相接,该并联二极体之最后一个N接面与该第一电压源相接;其中上述之第一电压源及上述之第二电压源,系为该积体电路中之两个相互独立之高电位电压源,该第一电压源之电位较该第二电压源之电位为高,该积体电路中包含该高电位电压源及低电位电压源,并包含使用高低电位间之静电放电防护电路,设置于该高电位电压源及该低电位电压源之间。23.如申请专利范围第22项之静电放电防护电路,其中上述之高低电位间之静电放电防护电路,系由至少一个第三矽控整流器及至少一个串联二极体组成。24.如申请专利范围第22项之静电放电防护电路,更包含至少一个二极体连接于该至少一个第一矽控整流器之间,每一个该二极体以P接面与前一个该第一矽控整流器之阴极相接,并以N接面与下一个该第一矽控整流器之阳极相接。25.如申请专利范围第22项之静电放电防护电路,更包含至少一个二极体连接于该第二电压源与该最后一个阴极之间,该至少一个二极体以N接面相连于下一个该二极体的P接面的串联方式相接,其中第一个P接面与该最后一个阴极相接,最后一个N接面与该第二电压源相接。26.如申请专利范围第22项之静电放电防护电路,更包含至少一个二极体连接于该第一电压源与该第一个阳极之间,该至少一个二极体以N接面相连于下一个该二极体的P接面的串联方式相接,其中第一个P接面与该第一电压源相接,最后一个N接面与该第一个阳极相接。27.如申请专利范围第22项之静电放电防护电路,其中上述之至少一个第一矽控整流器系使用低电压触发矽控整流器。图式简单说明:第一图显示脚对脚的静电放电测试组合的示意图。第二图中显示使用额外的静电防护单元,以解决脚对脚的静电放电电流破坏介面电路,其设计的示意图。第三图a显示静电放电电流由输入端流入时,静电防护单元作用的示意图。第三图b显示静电放电电流由输出端流入时,静电防护单元作用的示意图。第四图即显示一种使用多个二极体的静电防护单元之示意图。第五图即显示一种使用串联的N型金氧半场效电晶体的静电防护单元之示意图。第六图显示一种使用串联的P型金氧半场效电晶体的静电防护单元之示意图。第七图显示使用一个P型金氧半场效电晶体及其寄生二极体的静电防护单元之示意图。第八图显示使用场氧化元件的静电防护单元之示意图。第九图显示本发明中应用于独立电源间的静电防护电路,其第一实施例的示意图。第十图显示串接之N型低电压触发矽控整流器的结构截面示意图。第十一图显示使用第二低电压触发矽控整流器于第二装置中的示意图。第十二图显示加入一个或多个二极体于低电压触发矽控整流器之后的实施例之示意图。第十三图显示N型低电压触发矽控整流器及多个二极体结构的截面示意图。第十四图显示加入二极体于各个低电压触发矽控整流器之间的实施例之示意图。第十五图显示使用P型低电压触发矽控整流器于第一装置中,其实施例之示意图。第十六图显示串接之P型低电压触发矽控整流器的结构截面示意图。第十七图显示使用串接的二极体加入于P型低电压触发矽控整流器之后的实施例之示意图。第十八图则显示串接的二极体与P型低电压触发矽控整流器结构的截面示意图。第十九图显示加入二极体于各个P型低电压触发矽控整流器之间,其实施例之示意图。第二十图a至第二十图e显示本发明中应用串接低电压触发矽控整流器,于高低电位间的静电放电防护电路之中的示意图。 |
