| 主权项 |
1.一种积体电路之ESD防护组合,用来防护第一与第二内部电路,该ESD防护组合个别连接到第一或第二电源线,该第一与第二电源线具有相同电位极性但彼此分离,该ESD防护组合包含有:一第一ESD防护电路,连接到该第一电源线,一第二ESD防护电路,连接到该第二电源线,一第三ESD防护电路,连接到该第一与第二电源线之间,在ESD放电情形下,该第三ESD防护电路用来连通该第一与第二电源线的电压准位,以防止ESD损伤在该第一与第二内部电路及其间的界面电路;耦合到该第一与第二电源线的ESD能量经由该第一或第二ESD防护电路排放到地去。2.如申请专利范围第1项所述之ESD防护组合,其中该第一与第二内部电路个别连接到第三或第四电源线,该第三与第四电源线具有相同电位极性但彼此分离,该第三与第四电源线的电位极性与该第一与第二电源线的电位极性相反;该第一与第二ESD防护电路个别进一步连接到该第三及第四电源线;以及该ESD防护组合另包含一第四ESD防护电路连接于该第三与第四电源线之间,在ESD放电情形下,该第四ESD防护电路连通该第三与第四电源线的电压准位,以防止ESD损伤发生在第一与第二内部电路及其间的界面电路;耦合到第三与第四电源线的ESD能量会经由该第一或第二ESD防护电路排放到地去。3.如申请专利范围第1项所述之ESD防护组合,更包含有一或多个二极体串接在该第一与第二电源线之间。4.如申请专利范围第3项所述之ESD防护组合,其中该一或多个串接二极体之导通电压大于该电源线上所预期之杂讯干扰临界准位。5.如申请专利范围第3项所述之ESD防护组合,其中该一或多个串接二极体电路包含:一第一单方向一或多个二极体的串接组合,该第一单方向二极体串接组合的阴极连接到该第一电源线,该第一单方向二极体串接组合的阳极连接到该第二电源线;以及一第二单方向一或多个二极体的串接组合,该第二单方向二极体串接组合的阴极连接到该第二电源线,该第二单方向二极体串接组合的阳极连接到该第一电源线;在ESD放电情形下,该第一或第二单方向二极体串接组合能够连接该第一与第二电源线的电压准位,以防止ESD损伤发生在该第一与第二内部电路间的界面电路上。6.如申请专利范围第1项所述之ESD防护组合,该积体电路更包含至少一增加的电源线,该增加的电源线具有与该第一及第二电源相同的电位极性,该积体电路另具有一增加的内部电路连接到该增加的电源线,该ESD防护组合另包含有:一第五ESD防护电路连接到该增加的电源线,以及一第六ESD防护电路连接在该第一或第二电源线与该增加的电源线之间,在ESD放电情形下,该第六ESD防护电路连通该增加之电源线与该第一或第二电源线的电压准位,以防止ESD损伤发生在其间的界面电路上,耦合到该增加之电源线上的ESD能量会经由该第五ESD防护电路而排放到地去。7.一种具有ESD防护功能的积体电路,包含:第一及第二内部电路;第一及第二彼此分离但具相同电位极性的电源线,该第一电源线接到该第一内部电路,该第二电源线连接到该第二内部电路;第一及第二ESD防护电路,该第一ESD防护电路连接到该第一电源线,该第二ESD防护电路连接到该第二电源线;以及一第三ESD防护电路,该第三ESD防护电路连接于该第一与第二电源线之间;在ESD放电情形下,该第三ESD防护电路连通该第一与第二电源线上的电位。8.如申请专利范围第7项所述之积体电路,另外包含有:第三及第四彼此分离但具相同电位极性的电源线,该第三及第四电源线的电位极性与该第一及第二电源线的单位极性相反,该第三电源线连接到该第一内部电路,该第四电源线连接到该第二内部电路;以及一第四ESD防护电路,该第四ESD防护电路连接于该第三与第四电源线之间,在ESD放电情形下,该第四ESD防护电路连通该第三与第四电源线上的电位。9.如申请专利范围第8项所述之积体电路,另外包含:一界面电路连接于该第一与第二内部电路之间,该界面电路连接到该第一、第二、第三以及第四电源线。10.如申请专利范围第9项所述之积体电路,另外包含有:一第三内部电路,一第五电源线,该第五电源线具有跟该第一及第二电源线相同的电位极性,该第五电源线连接到该第三内部电路,该第五电源线与该第一、第二、第三及第四电源线彼此分离;,一第五ESD防护电路连接到该第五电源线,以及一第六ESD防护电路连接于该第五电源线与该第一或第二电源线之间,在ESD放电情形下,该第六ESD防护电路连通该第五电源线,与该第一或第二电源线上的电压准位,以防止ESD损伤发生在第一、第二、或第三内部电路及其间的界面电路上。图式简单说明:第一图输入/输出脚对VDD/VSS脚的ESD测试组合。第二图脚对脚(pin-to-pin)的ESD测试组合。第三图VDD脚对VSS脚(VDD-to-VSS)的ESD测试组合。第四图先前技术使用一闸极接地NMOS元件来箝制跨在VDD与VSS电源线上的ESD电压。第五图脚对脚ESD测试造成混合式IC内界面电路损伤示意图。第六图另一脚对脚ESD测试造成混合式IC内界面电路损伤示意图。第七图先前技术用来防止混合式IC内界面电路被ESD损伤的问题。第八图另一先前技术用来防止混合式IC内界面电路被ESD损伤的问题。第九图本发明之第一种实施例。第十图本发明在VDD脚对VSS脚ESD测试下的防护操作。第十一图本发明在脚对脚ESD测试下的防护操作。第十二图本发明在具有多对电源线之IC中的应用设计。第十三图本发明之第二种电路实施例。第十四图本发明之第三种电路实施例。 |
