| 主权项 |
1.一种半导体记忆装置,系包含:一时脉缓冲器,依据时脉信号产生控制信号;一行选择信号控制器,在读取操作时,依据控制信号与控制行位址的行位址致能信号,产生行选择控制信号,同时在写入操作时,依据控制信号,行位址致能信号以及写入控制信号,产生行选择控制信号,而该行选择控制信号与读取操作时的行选择控制信号比较,被延迟了一段预设时间;一行解码器,会依据行选择信号与行位址信号,产生行选择信号;一记忆单元阵列,储存资料;一感测放大器,连接到记忆单元阵列,以感测并放大从记忆单元阵列的资料输出;以及一行选择闸,依据行选择信号,将外部输入的资料传送到感测放大器,或将感测放大器的资料输出传送到外面。2.如申请专利范围第1项之半导体记忆装置,其中该行选择信号控制器包含:一第一逻辑闸,接收控制信号,行位址致能信号以及写入控制信号,并在控制信号,行位址致能信号以及写入控制信号的反相信号都被致能时,产生致能信号;一延迟器,将控制信号延迟一段预设时间;一第二逻辑闸,接收延迟器的输出信号,行位址致能信号与写入控制信号,并在延迟器的输出信号,行位址致能信号以及写入控制信号的反相信号都被效能时,产生致能信号;以及一第三逻辑闸,接收第一与第二逻辑闸的输出信号,并在第一或第二逻辑闸的输出信号是在高准位时,产生高准位信号。3.如申请专利范围第2项之半导体记忆装置,其中该第一逻辑闸包含一乘积电路,接收控制信号,行位址致能信号以及写入控制信号的反相信号。4.如申请专利范围第2项之半导体记忆装置,其中该第二逻辑闸为一乘积电路,接收延迟器的输出信号,行位址致能信号与写入控制信号。5.如申请专利范围第2项之半导体记忆装置,其中该第三逻辑闸为一和积电路,接收第一与第二逻辑闸的输出信号。6.如申请专利范围第2项之半导体记忆装置,其中该延迟器为一延迟所存回路或锁相回路,以便产生会锁住时脉信号且被时脉信号延迟半个周期的相位的信号。7.如申请专利范围第1项之半导体记忆装置,其中该行解码器包含:一行预解码器,行选择控制信号与外部输入的行位址信号会输入到该行预解码器,利用对行位址信号的解码,以产生行预解码信号;以及一行解码器,依据行预解码信号,产生行选择信号。8.如申请专利范围第1项之半导体记忆装置,其中该行选择闸是由一NMOS电晶体所构成,该NMOS电晶体的闸极被施加上行选择信号,而其第一电极连接到感测放大器,其第二电极连接到外部系统。9.如申请专利范围第2项之半导体记忆装置,其中该第一逻辑闸进一步使用带选择信号,来选取复数个记忆带的其中一个给其输入埠。10.如申请专利范围第2项之半导体记忆装置,其中该第二逻辑闸进一步使用带选择信号,来选取复数个记忆带的其中一个给其输入埠。11.一种双资料速率同步DRAM之半导体记忆装置,系包含:一时脉缓冲器,依据时脉信号产生控制信号;一行选择信号控制器,在读取操作时,依据控制信号与控制行位址的行位址致能信号,产生行选择控制信号,同时在写入操作时,依据控制信号,行位址致能信号以及写入控制信号,产生行选择控制信号,而该行选择控制信号与读取操作时的行选择控制信号比较,被延迟了一段预设时间;一行解码器,会依据行选择信号与行位址信号,产生行选择信号;以及复数个行选择闸,依据行选择信号,将输入的资料传送出去。12.如申请专利范围第11项之半导体记忆装置,其中该行选择信号控制器包含:一第一逻辑闸,接收控制信号,行位址致能信号以及写入控制信号,并在控制信号,行位址致能信号以及写入控制信号的反相信号都被致能时,产生高准位信号;一延迟器,将控制信号延迟一段预设时间;一第二逻辑闸,接收延迟器的输出信号,行位址致能信号与写入控制信号,并在延迟器的输出信号,行位址致能信号以及写入控制信号的反相信号都在高准位信号时,产生高准位信号;以及一第三逻辑闸,接收第一与第二逻辑闸的输出信号,并在第一或第二逻辑闸的输出信号是在高准位时,产生高准位信号。13.如申请专利范围第12项之半导体记忆装置,其中该第一逻辑闸包含一乘积电路,接收控制信号,行位址致能信号以及写入控制信号的反相信号。14.如申请专利范围第12项之半导体记忆装置,其中该第二逻辑闸为一乘积电路,接收延迟器的输出信号,行位址致能信号与写入控制信号。15.如申请专利范围第12项之半导体记忆装置,其中该第三逻辑闸为一和积电路,接收第一与第二逻辑闸的输出信号。16.一种行选择信号控制方法,以选取在半导体记忆装置内记忆单元阵列的位元线,当读取储存在记忆单元阵列内的资料时,该方法包含以下步骤:产生时脉信号;产生行选择控制信号;产生行选择信号;以及读取储存在记忆单元阵列内的资料,而当写入资料到记忆单元阵列内时,该方法包含以下步骤:产生时脉信号;延迟时脉信号一段预设时间;产生行选择控制信号;产生行选择信号,以及将资料写入记忆单元阵列内。图式简单说明:第一图是习用行选择信号控制器的电路示意图;第二图是第一图中信号的时序图;第三图是依据本发明半导体记忆装置的电路示意图;以及第四图为显示第三图中信号的时序图。 |
