| 主权项 |
1.一种具有列和行的记忆体逻辑格的记忆体阵列, 其改良之处包含: 位元线用以选择每一该等行记忆体逻辑格,每一该 等位元线具有一本质电容;及 耦合装置用以选择地耦合记忆体阵列内该等位元 线在一起。2.如申请专利范围第1项之记忆体阵列, 其中该耦合装置有效地建立一实质小于所有该等 位元线的本质电容的总和的等效电容。3.如申请 专利范围第1项之记忆体阵列,另包含多个开关耦 合每一该等位元线至Vcc,该等开关是常关。4.如申 请专利范围第3项之记忆体阵列,其中每一该等开 关是一恒定ON状态的P型金属氧化半导体电晶体。5 .如申请专利范围第1项之记忆体阵列,其中该耦合 装置包括多个开关,每一该等开关被耦合在相邻位 元线间。6.如申请专利范围第5项之记忆体阵列,其 中每一该等开关形成一闭合连接以响应一写模态 作动的终止。7.如申请专利范围第5项之记忆体阵 列,其中该等开关的一预定数目是在一常闭连接以 响应该等记忆体不在一写模态,一第二预定数目的 该等开关则被置于一闭连接一预定期间的时间以 响应该记忆体终止该写模态。8.如申请专利范围 第1项之记忆体阵列,其中该记忆体是一静态随机 存取记忆体及每一该等行的记忆体逻辑格则经由 一真和一互补位元线对所选择, 该耦合装置包括一第一组开关装置选择地耦合每 一真位元线和真和互补位元线对在一起,该第一开 关装置则为闭以响应该未在一写模态的记忆体逻 辑格。9.如申请专利范围第8项之记忆体阵列,其中 该耦合装置包括一第二组开关装置选择地耦合记 忆体逻辑格的第一行内互补位元线对至记忆体逻 辑格的相邻行行内真位元线。10.如申请专利范围 第9项之记忆体阵列,另具有装置用以产生一预定 周期的讯号脉波以响应一写模态的终止,该第二组 开关装置为闭以响应该讯号脉波,该第二开关装置 的关闭则有效以缩短该记忆体阵列内所有真位元 及互补位元线一段由该讯号脉波所决定的期间。 11.如申请专利范围第10项之记忆体阵列,其中该第 一组开关装置是P型金属氧化半导体电晶体及该第 二组开关装置是一P型金属氧化半导体电晶体和n 型金属氧化半导体电晶体之一。12.如申请专利范 围第9项之记忆体阵列,其中每一该位元线及互补 位元线是经由一常态ON状态的P型金属氧化半导体 电晶体永久耦合至Vcc。13.一种积体矽记忆体阵列 包含: 多列和行记忆体逻辑格; 多个真位元线和互补位元线对用以存取每一行记 忆体逻辑格; 多个第一开关装置用以选择地耦合记忆体逻辑格 的一行内互补位元线和记忆体逻辑格内一相邻行 内真位元线在一起。14.如申请专利范围第13项之 记忆体阵列,另具有装置用以产生一脉波讯号以响 应一写模态作动的终止,每一第一开关装置为闭以 响应该脉波讯号。15.如申请专利范围第14项之记 忆体阵列,其中每一该第一开关装置是一P型金属 氧化半导体电晶体和n型金属氧化半导体电晶体之 一。16.如申请专利范围第13项之记忆体阵列,另具 有一关于每一行记忆体逻辑格的第二开关装置及 有效地用以选择地耦合该行的各别真位元线和互 补位元线对在一起;及 一装置用以产生一读模态讯号以响应该记忆体阵 列在一读模态,每一第二开关装置为有效以耦合其 对应的真位元线与互补位元线对在一起以响应该 读模态讯号。17.如申请专利范围第1项之记忆体阵 列,其中每一第二开关装置为P金属氧化半导体电 晶体。18.如申请专利范围第1项之记忆体阵列,其 中每一真位元线与互补位元线对则经由一各别的P 型金属氧化半导体电晶体另耦合至一电源轨道,该 P型金属氧化半导体电晶体是永久在ON状态。19.一 种静态随机存取记忆体包含: 多个记忆体逻辑格用以配置入一列和行的阵列; 多个真位元线与互补位元线对,每一真位元线与互 补位元线对为有效用以选择该行的记忆体逻辑格 之一; 装置用以产生一读模态讯号用以响应该未在一写 模态的静态随机存取记忆体; 装置用以产生一脉波讯号用以响应该静态随机存 取记忆体终止一写模态; 一第一开关装置用在每一真位元线与互补位元线 对,每一第一开关装置选择地耦合其对应真位元线 与互补位元线对在一起以响应该读模态讯号;及 多个第二开关装置用以耦合相邻行记忆体逻辑格 以响应该脉波讯号,每一第二开关装置则有效地耦 合记忆体逻辑格的第一行内互补位元线至记忆体 逻辑格的相邻行内真位元线。20.如申请专利范围 第19项之记忆体,其中每一该等第二开关装置是P型 金属氧化半导体电晶体和n型金属氧化半导体电晶 体之一。21.如申请专利范围第19项之记忆体,其中 该等第一开关装置是一P型金属氧化半导体电晶体 。22.如申请专利范围第19项之记忆体,其中该真位 元线与互补位元线对具有一本质电容,该第一和第 二开关装置另被作动以缩短所有真位元线与互补 位元线对在一起于该脉波讯号期间,该脉波讯号由 是为有效作动用以建立一等效电容实质小于所有 真位元线与互补位元线对的本质电容和。23.如申 请专利范围第19项之记忆体,其中该真位元线与互 补位元线对是经由一永久ON状态的P型金属氧化半 导体电晶体耦合至Vcc。24.一种静态随机存取记忆 体包含: 多个记忆体逻辑格用以配置入一列和行的阵列; 多个真位元线与互补位元线对,每一真位元线与互 补位元线对为有效用以选择该行的记忆体逻辑格 之一; 一读模态讯号用以产生一作动讯号以响应该未在 一写模态的记忆体; 一第一开关装置用在每一真位元线与互补位元线 对,该第一开关装置选择地耦合其对应真位元线与 互补位元线对在一起以响应该作动讯号由是该真 位元线被保持在常态电气连通其对应的互补位元 线,无论该记忆体是在一读模态,而独立于一记忆 体逻辑格的作动。25.如申请专利范围第24项之记 忆体,其中每一第一开关装置是一P型金属氧化半 导体电晶体。26.如申请专利范围第24项之记忆体, 另由多个第二开关装置所界定,每一第二开关装置 则作动用以选择耦合记忆体逻辑格的第一行内互 补位元线至记忆体逻辑格的相邻行内真位元线。 27.如申请专利范围第26项之记忆体,其中第二开关 装置则是P型金属氧化半导体电晶体和n型金属氧 化半导体电晶体之一。28.如申请专利范围第26项 之记忆体,另具有装置用以产生一脉波讯号以响应 一写模态的终止,该第二开关装置则响应该脉波讯 号。29.如申请专利范围第28项之记忆体,其中该静 态随机存取记忆体设定该读模态在一写模态的终 止,由是所有第一和第二开关装置则瞬时关闭于该 脉被讯号期间,该脉波讯号由是被作动以缩短所有 记忆体逻辑格的真位元线与互补位元线在一起。 30.如申请专利范围第25项之记忆体,另包含一第三 开关装置常态地耦合每一该等真位元线与互补位 元线至壹电源轨道。31.如申请专利范围第30项之 记忆体,其中每一该第三开关装置是一常在ON状态 的P型金属氧化半导体电晶体。图式简单说明: 第一图是一先前记忆体阵列的部份图展示该记忆 体阵列的两个静态随机存取记忆体逻辑格。 第二图是一使用ATD电路的先前技艺静态随机存取 记忆体架构的功能方块图。 第三图是一先前技艺均衡电路耦合至一静态随机 存取记忆体阵列的电晶体位准执行。 第四图是一先前技艺ATD电路的一第一执行。 第五图是一先前技艺ATD电路的一第二执行。 第六图是根据本发明的一静态随机存取架构的一 功能方块图。 第七图是根据本发明的一静态随机存取记忆体阵 列和一位元线负载结构的一电晶体位准执行。 |
