| 主权项 |
1.一种半导体记忆装置,其特征是具备有: 基板(200); 记忆单元阵列(208),形成在上述之基板上,包含有用 以记忆资料之多个记忆单元; 记忆单元选择装置(207,210),形成在上述之基板上, 用来从上述之多个记忆单元中选择成为上述资料 之写入或读出对象之至少为1个之记忆单元;和 基板电压产生装置(204),形成在上之基板上,在内部 电源电压(VCC)大于指定値之情况,用来产生第1基板 电压将其供给到上述之基板,和在上述之内部电源 电压(VCC)小于上述之指定値之情况,用来产生绝对 値小于上述第1基板电压之第2基板电压藉以将其 供给到上述之基板。2.如申请专利范围第1项之半 导体记忆装置,其中 上述之基板电压产生装置(204)包含有: 比较装置(701),用来使上述之内部电源电压(VCC)之 大小和上述之指定値进行比较; 第1基板电压产生装置(702,703),当上述之比较装置 判断为上述之内部电源电压(VCC)大于指定値时,被 活性化用来产生上述之第1基板电压;和 第2基板电压产生装置(703,704),当上述之比较装置 判断为上述之内部电源电压(VCC)小于上述之指定 値时,被活性化用来产生上述之第2基板电压。3.如 申请专利范围第2项之半导体记忆装置,其中 上述之比较装置(701)包含有: 内部电源电压节点(n82); 比较结果输出节点(n70); 电阻(R5),连接在上述之内部电源电压节点和上述 之比较结果输出节点之间; 接地节点(n81);和 至少为1个之N通道MOS电晶体(NT4-NT6),连接在上述之 比较结果输出节点和上述之接地节点之间,和具有 闸极和吸极互相连接。4.如申请专利范围第1项之 半导记忆装置,其中 上述之半导体记忆装置具有通常动作模态和自行 复置动作模态,和具备有: 模态变换装置(202),形成在上述之基板上,在回应外 部控制信号(Ext./RAS,Ext./CAS)时,用来进行上述之通 常动作模态和上述之自行复置动作模态之间之变 换;和 内部电源电压供给装置(201),当利用上述之模态变 换装置变换成上述之自行复置动作模态时,用来使 上述之内部电源电压(VCC)之大小小于上述之通常 动作模态时之値。5.一种半导体记忆装置,具有通 常动作模态和自行复置动作模态,其特征是具备有 : 多个字线(WLn); 多个位元线对偶(BLn,/BLn),形成与上述之多个字线 垂直; 多个记忆单元(18),被配置成对应到上述之多个字 线和上述之多个位元线之各个交点; 位元线预充电装置(25),用来将位元线等値电压(VBL) 供给到上述之多个位元线对偶之各个; 位元线等値电压产生装置(205),用来产生上述之位 元线等値电压(VBL);和 模态变换装置(202),在回应外部控制信号(Ext./RAS,Ext ./CAS)时,用来进行上述之通常动作模态和上述之自 行复置动作模态之间之变换; 上述之位元线等値电压产生装置(205)包含有电阻 分割装置(801),在上述之自行复置动作模态时用来 对内部电源电压(VCC)进行电阻分割藉以产生上述 之位元线等値电压(VBL)。6.如申请专利范围第5项 之半导体记忆装置,其中上述之电阻分割装置(801) 包含有: 内部电源电压节点(n82); 输出节点(n20),用来输出上述之位元线等値电压(VBL ); 第1导电型电晶体(PT1),连接在上述之内部电源电压 节点和上述之输出节点之间,在上述之自行复置动 作模态时变成ON; 第1电阻(R),连接在上述之第1导电型电晶体和上述 之输出节点之间; 接地节点(n81); 第2导电型电晶体(NT8),连接在上述之接地节点和上 述之输出节点之间,在上述之自行复置动作模态时 变成ON;和 第2电阻(R),连接在上述之第2导电型电晶体和上述 之轮出节点之间。7.一种半导体记忆装置,具有通 常动作模态和自行复置动作模态,其特征是具备有 : 多个字线(WLn); 多个记忆单元(18),连接到上述之多个字线; 多个位元线(BLn),连接到上述之多个记忆单元; 模态变换装置(202),在回应外部控制信号(Ext./RAS,Ext ./CAS)时,用来进行上述之通常动作模态和上述之自 行复置动作模态之间之变换;和 字线选择装置(207),当利用上述之模态变换装置变 换成为上述之自行复置动作模态时,同时选择较少 根数之上述字线,其根数少于在上述之通常动作模 态时对上述多个字线同时选择之根数。8.如申请 专利范围第7项之半导体记忆装置,其中更具备有 降压装置(201),在利用上述之模态变换装置(202)变 换成上述之自行复置动作模态时,用来使从外部供 给之外部电源电压(Ext.VCC)比上述通常动作模态时 更进一步的降压,藉以产生内部电源电压(VCC)。图 式简单说明: 第一图是方块图,用来表示本发明之实施形态1之 半导体记忆装置之全体构造。 第二图是方块图,用来表示被包含在第一图所示之 控制电路之电路之构造。 第三图A-第三图H是时序图,用来说明第二图所示之 电路之动作。 第四图是电路图,用来表示第一图所示之VBB产生电 路之构造。 第五图之图形用来说明第四图所示之VBB产生电路 之通常动作模态之动作。 第六图之图形用来说明第四图所示之VBB产生电路 之通常动作模态之动作。 第七图之图形用来说明第四图所示之VBB产生电路 之自行复置动作模态之动作。 第八图之图形用来说明第四图所示之VBB产生电路 之自行复置动作模态之动作。 第九图之图形用来表示内部电源电压和基板电压 之关系。 第十图之图形用来表示内部电源电压和VBB产生电 路所消耗之电流之关系。 第十一图表示第一图所示之/BBUL信号产生电路之 构造。 第十二图是电路图,用来表示第十一图所示之电压 位准检测电路之具体之构造。 第十三图之图形用来表示内部电源电压和第十二 图所示之节点n83之电位之关系。 第十四图之图形用来表示内部电源电压和第十二 图所示之节点n11之电位之关系。 第十五图A-第十五图D是时序图,用来说明第十一图 所示之/BBUL信号产生电路之动作。 第十六图是电路图,用来表示第一图所示之VBL产生 电路之具体之构造。 第十七图用来说明4K复置动作。 第十八图表示第十七图所示之记忆单元阵列之块 之构造。 第十九图用来说明2K动作。 第二十图A-第二十图D是时序图,用来说明2K动作。 第二十一图A-第二十一图D是时序图,用来说明4K复 置动作。 第二十二图表示第一图所示之4KE信号产生电路之 构造。 第二十三图A-第二十三图D是时序图,用来说明第二 十二图所示之4KE信号产生电路之动作。 第二十四图表示第一图所示之列解码器之具体之 构造。 第二十五图是电路图,用来表示本发明之实施形态 2之半导体记忆装置所具备之VBB产生电路之构造。 第二十六图是电路图,用来表示被包含在本发明之 实施形态3之半导记忆装置之VBB3产生电路之构造 。 第二十七图A-第二十七图D是时序图,用来说明习知 之半导体记忆装置之动作。 |
