| 主权项 |
1.一种具有悬浮闸极记忆元件,该记忆元件至少包含:一半导体晶圆具有复数个沟渠,该复数个沟渠系形成自该半导体晶圆之上表面至半导体晶圆内部,该复数个沟渠之每一沟渠之功能是用来形成具有一垂直通道、一第一介电层,一悬浮闸极,一第二介电层与控制闸极之记忆元件的闸极之用,其中该垂直通道形成于该沟渠的侧壁,该第一介电层形成于该沟渠的表面上以做为穿隧介电层,该第一导电层位于该沟渠的侧壁之该第一介电层的上方以做为悬浮闸极,该第二介电层形成于该沟渠的该第一导电层与该沟渠的底部上之该第一介电层的上方,该第二导电层位于该第二介电层的上方,其功能系做为控制闸极;一互相连接的第一源/汲极区,紧临该复数个沟渠之下表面;复数个第二源/汲极区,位于该晶圆的上表面之下方,并以该复数个沟渠间隔;及复数个侧间隙壁,该复数个侧间隙壁成对的位于该复数个沟渠突出于晶圆表面部分的两侧。2.如申请范围第1项之记忆元件,其中上述之半导体晶圆系选自单晶矽,单晶锗、单晶矽锗合金及单晶砷化镓之族群之一。3.如申请范围第1项之记忆元件,其中掺杂于上述之第一源/汲极区之离子是选自磷和砷所组成之族群之一,其离子浓度约为1019-1021ions/cm3。4.如申请范围第1项之记忆元件,其中掺杂于上述之第二源/汲极区之杂子选自磷和砷所组成之族群之一,其离子浓度约为1019-1021ions/cm3。5.如申请范围第1项之记忆元件,其中上述之沟渠之深度约为200nm至900nm。6.如申请范围第1项之记忆元件,其中掺杂于上述之垂直通道之离子掺杂系选自B+和BF2+所组成之族群之一。7.如申请范围第6项之记忆元件,其中上述之掺杂系用离子布植,离子剂量约为1012ions/cm2至1014ions/cm2能量约为15至35keV,角度约为15-45。8.如申请范围第1项之记忆元件,其中上述之第一介电层之厚度约为7至15nm。9.如申请范围第1项之记忆元件,其中上述之第一导电层系复晶矽,该复晶矽之厚度约为50至300nm。10.如申请范围第1项之记忆元件,其中上述之第二介电层是以氧化物/氮化物/氧化物的沉积方式沉积。11.如申请范围第1项之记忆元件,其中上述之第二导电层系复晶矽。12.一种具有悬浮闸极记忆元件之制造方法,该方法至少包含:形成复数个绝缘区域于一半导体晶圆上用以作为主动区域间之绝缘区域;形成一罩幕层于该复数个绝缘区域与该主动区域上,并暴露出部份之该主动区域,作为沟渠区;以该罩幕层与该复数个绝缘区域为蚀刻罩幕,蚀刻该主动区,形成沟渠;施以一第一次离子布植于该沟渠之底部的表面,以形成一第一源/汲极区连接部分;除去该罩幕层;形成一氧化层于沟渠的上表面之上,该氧化层功能系做为牺牲氧化层;施以一斜角度之第二次离子布植于该沟渠之侧壁上,用以调整垂直通道之起始电压;施以一第三次离子布植于该沟渠之底部以加重该第一源/汲极区域的掺杂浓度,并且于该未形成沟渠之主动区域形成第二源/汲极区域;蚀刻该牺牲氧化层;形成一第一介电层于该沟渠的表面上与该第二源/汲极区域的表面上;形成一第一导电层于该第一介电层的上方,同时也在第二源/汲极区域的该第一介电层形成该第一导电层;非等向性回蚀刻该第一导电层,蚀刻至仅沟渠侧壁留下该第一导电层;形成一第二介电层于该沟渠侧壁的该第一导电层及沟渠底部之第一介电层与第二源/汲极区表面上方;形成一第二导电层于该第二介电层的上方;形成一罩幕层于该沟渠上之该第二导电层的上方,并蚀刻未被单幕层覆盖之该第二源/汲极区域的上方的该第一介电层,第二介电层,与该第二导电层;形成一第三介电层于该第二源/汲极区域的上方;及以非等向性蚀刻技术蚀刻该第三介电层以形成侧间隙壁。13.如申请范围第12项之方法,其中上述之半导体晶圆系选自单晶矽,单晶锗、单晶矽锗合金及单晶砷化镓之族群之一。14.如申请范围第12项之方法,其中上述之沟渠之深度约为200nm至900nm。15.如申请范围第12项之方法,其中上述之第一次离子布植系选自磷和砷所组成之族群之一。16.如申请范围第12项之方法第一次布植之离子剂量约为1014ions/cm2至51015ions/cm2,能量约为20至60keV。17.如申请范围第12项之方法,其中上述之第二次离子布植系选自硼和BF2+所组成之族群之一。18.如申请范围第12项之方法,其中上述之第二次离子布植之离子剂量约为1012ions/cm2至1014ions/cm2,能量约为15至35keV。19.如申请范围第12项之方法,其中上述之第三次离子布植系选自磷和砷所组成之族群之一。20.如申请范围第12项之方法第三次布植之离子剂量约为1014ions/cm2至51015ions/cm2,能量约为20至60keV。21.如申请范围第12项之方法,其中上述之沟渠之深度约为200nm至900nm。22.如申请范围第12项之方法,其中上述之第一介电层系矽氧化物。23.如申请范围第12项之方法,其中上述之第一介电层系约在700-950℃之氧化气氛下形成。24.如申请范围第12项之方法,其中上述之第一介电层之厚度约为7至15nm。25.如申请范围第12项之方法,其中上述之第一导电层系复晶矽,该复晶矽之厚度约为50至300nm。26.如申请范围第12项之方法,其中上述之第一导电层系以CVD方法形成。27.如申请范围第12项之方法,其中上述之第二介电层是以氧化物/氮化物/氧化物的沉积方式沉积。28.如申请范围第12项之方法,其中上述之第二介电层的形成温度约在500-900℃。29.如申请范围第12项之方法,其中上述之第二介电层的厚度约为7至25nm。30.如申请范围第12项之方法,其中上述之第三介电层是以TEOS技术沉积。31.如申请范围第12项之方法,其中上述之第二导电层系复晶矽,该复晶矽之厚度约为100至300nm。图式简单说明:第一图显示传统叠闸快闪记忆体之截面图;第二图(a)显示本发明制作后俯视记忆体阵列之示意图;第二图(b)显示本发明之一列具有悬浮闸极记忆元件之结构;第三图(a),(b)分别为沿第二图(a)a-a'解剖线与b-b'解剖线观察显示本发明定义隔绝区域之横截面图;第四图(a),(b)观察方向同上,显示本发明形成场氧化层之横截面图;第五图(a),(b)观察方向同上,显示本发明定义沟渠区域之横截面图;第六图(a),(b)观察方向同上,显示本发明做沟渠离子布植之横截面图;第七图(a),(b)观察方向同上,显示本发明形成牺牲氧化层于沟渠侧壁上,并以大角度离子植入垂直通道以调整起始电压之构截面图;第八图(a),(b)观察方向同上,显示本发明全面离子布植之横截面图;第九图(a),(b)观察方向同上,显示本发明形成悬浮闸极之横截面图;第十图(a),(b)观察方向同上,显示本发明蚀刻第一复晶矽之横截面图;第十一图(a),(b)观察方向同上,显示本发明ONO形成第二介电层与第二导电层之横截面图;第十二图(a),(b)观察方向同上,显示本发明将不属于控制闸极之部分蚀刻之横截面图;第十三图(a),(b)观察方向同上,显示本发明形成侧间隙壁之横截面图。 |
