| 主权项 |
1.一种在半导体工作件上制造一垂直延伸电传导插头的方法,其包含有下列步骤:在该工作件上沉积出一具有外表面之介电层;在该介电层上制造出一由空腔边壁所界定的空腔,该空腔边壁系从一在该介电质外表面上的空腔口向下垂直延伸,其中该边壁包含一靠近该空腔口之向内延伸侧向凸部;以及沉积电传导物质以填满该空腔,因此,形成一插头。2.依据申请专利范围第1项之方法,其中沉积该介电层的步骤更进一步包含有下列步骤:沉积一介电质的较低层;以及沉积一具有比该较低层的蚀刻率低之介电质的较高层,该较高层除在该较低层上沉积。3.依据申请专利范围第2项之方法,其中,该介电质的较低层被沉积出一比该介电质的较高层低的密度。4.依据申请专利范围第1项之方法,其中制造该空腔步骤更进一步包含有下列步骤:使用一第一非等向性蚀刻过程,在该介电层上蚀刻出该空腔的一上面部份,而该一非等向性蚀刻过程蚀刻该上面部份的底部表面比该上面部份的边表面为快;以及接着在该介电层上使用比第一蚀刻过程还要等向性的第二蚀刻过程蚀刻该空腔的一较低部份。5.依据申请专利范围第4项之方法,其中该第一蚀刻过程在该空腔上面部份的边表面上沉积一钝化层,且其中该钝化层在该第二蚀刻过程期间,会阻碍该空腔上面部份之边表面的蚀刻。6.依据申请专利范围第1项之方法,其中制造该具有一凸部之空腔的步骤更进一步包含有下列步骤:在该介电层上蚀刻该空腔;以及在邻接于空腔口的空腔壁上沉积一抗蚀刻剂物质,而该抗蚀刻剂物质除可抵抗至少一种蚀刻剂物质的蚀刻,而该蚀刻剂物质蚀刻该电传导物质比它蚀刻该抗蚀刻剂物质快。7.依据申请专利范围第6项之方法,其中该电传导物质是铝且该抗蚀刻剂物质选自于由氮化钛、一在钛层上沉积之氮化钛层、钽、氮化钽,以及在一钽层上沉积的氮化钽所组成之族者。8.依据申请专利范围第6项之方法,其中沉积该抗蚀刻剂物质的步骤包含有该抗蚀刻剂物质的电子回转共振离子化溅镀之沉积。9.依据申请专利范围第8项之方法,其中该抗蚀刻剂物质为氮化钛。10.依据申请专利范围第1项之方法,更进一步包含有下列步骤:将一层电传导物质沉积到该介电质外表面上及该插头上;以及在该空腔口的两对应边上蚀刻该传导层的一部份,俾留下未蚀刻的水平延伸之互连接导体,而该导体系与该金属插头连接;其中该凸部的向内延伸足以防止蚀刻该传导层的步骤亦越过该凸部蚀刻该插头。11.依据申请专利范围第10项之方法,其中:该互连接系被第一及第二侧边缘所侧面界定;以及该制造步骤更进一步包含有在相对于该空腔口之互连接边缘的任一位置上,制造该具有侧面宽度大于或等于最大的可能累积误差的凸部。12.依据申请专利范围第10项之方法,其中该电传导性物质是金属。13.依据申请专利范围第12项之方法,其中该金属是铝。14.一种半导体积体电路,其系包含有:一半导体层;一覆盖该半导体层的介电层,该介电层具有相对的上面及下表面,而该下表面系与该半导体层邻接;一电传导性插头系从该上面至该下面轴向延伸通过该介电层,其中该插头具有一沿着其轴向长度变化的宽度,该宽度在轴向位置靠近上面是最小的。15.依据申请专利范围第14项之积体电路,更进一步包含有一电传导性互连接,该互连接覆盖于该介电质的上面以及覆盖且电接触该插头。16.依据申请专利范围第15项之积体电路,其中覆盖该插头该互连线的一部份,具有一较大或相等于该插头的最小宽度和在相对于该插头的互连接侧面位置上最大之可能累积误差之总和的宽度。17.依据申请专利范围第15项之积体电路,其中在沿该插头之轴长上不同点之最大宽度和最小宽度间的差系大于或相等于,该相对于插头之该互连接侧面位置上之最大的可能累积误差。18.依据申请专利范围第17项之积体电路,其中覆盖于该插头之该互连接的部份具有实质上不大于该插头的最大宽度的一宽度。图式简单说明:第一图是一传统插头及积体电路上的互连接之剖视图。第二图A是一传统〝零重叠〞互连接覆盖一具有一孔洞之插头的剖视图,第二图B是一传统互连接重叠绝缘体围绕一插头之剖视图,而该插头有一合适互连接相对于插头误排的孔洞。第三图是一插头及一互连接在本发明制造过程的连续阶段剖视图。第四图A是一插头制成有选择性的CVD之剖视图,第四图B是一后来放置覆盖于积体电路表面之流体的剖视图。第五图是一藉由放置于下面反上面的介电层且由本发明制造的凸出凹处之剖视图,而该介电层具有高及低蚀刻率,分别蚀刻凹处。第六图是制造凹还的两阶段剖视图,该凹处具有本发明的凸出部用以一非等方向性的蚀刻步骤跟随等向性的蚀刻步骤。第七图是一插头及互连接在一制造过程的连续阶段剖视图,而该凸部在凹处的口上藉由PVD被放置。 |
