| 主权项 |
1.一种编码资讯信号之方法,含步骤:以一第一编码器将资讯信号之一部份加以编码,产生一第一组r1冗余位元,其中r1为1或更大之整数値;经由一结构式交错器,传递一部份资讯信号,产生一交错信号;以一第二编码器将交错信号之一部份加以编码,产生一第二组r2冗余位元,其中,r2为1或更大之整数値;以及将资讯信号,第一组冗余位元,以及第二组冗余位元加以连结形成一编过码之输出信号。2.如申请专利范围第1项之方法,其中,将资讯信号之一部份加以编码之步骤含将整个资讯信号加以编码。3.如申请专利范围第1项之方法,其中,经由一结构式交错器传递一部份资讯信号之步骤含经由此结构式交错器传递整个资讯信号。4.如申请专利范围第1项之方法,其中,结构式交错器为一逆向区块交错器。5.如申请专利范围第1项之方法,其中,结构式交错器为一种逆向区块交错器,其根据下列形式定义写入并读自一资讯位元矩阵;其中,矩阵之大小可以变而"x"表示不理会値。6.如申请专利范围第1项之方法,其中,r1等于r2。7.如申请专利范围第1项之方法,更含步骤:经由一第二结构式交错器传递交错信号,产生一第二交错信号;以及以一第三编码器将第二交错信号加以编码,产生一第三组r3冗余位元,其中,r3为1或更大之整数値。8.如申请专利范围第7项之方法,其中,连结步骤更含将资讯信号,第一组冗余位元,第二组冗余位元,及第三组冗余位元加以连结,形成一编过码之输出信号。9.一种提供一多位准编码信号之编码器,包含:一串列至并列之转换器,其具一输入,用以接收一输入信号与多数输出;多数编码器,其中,各许多编码器具一输入与输出,各许多编码器之输入与串列转并列转换器之其中之一输出相关;具许多输入与一输出之一符号选择器,各许多输入与许多编码器之其中之一输出相关;以及至少一结构式交错器,其插入在串列至并列转换器输出与相关连编码器输入之间。10.如申请专利范围第9项之编码器,更含一串列至并列转换器之输出,此转换器直接与符号选择器之输入相连接。图式简单说明:第一图为说明如先前技术中已知多位准编码器之方块图;第二图为说明如先前技术中已知多级解码器之方块图;第三图为产生一如先前技术中已知平行连结码之简单两位准编码器之方块图;第四图A为如先前技术中已知非系统回旋式编码器之方块图;第四图B为如先前技术中已知有系统回旋式编码器之方块图;第五图为将一平行连结编码信号加以解码之两级解码器之方块图;其中,此平行连结编码信号由第三图之编码器加以产生;第六图为类似于第五图之两状态解码器之方块图,但进一步使用一回授回路加以改良效能;第七图为一说明区块交错器之矩阵图;第八图为一说明逆向区块交错器之矩阵图;第九图-第十二图为一说明逆向区块交错器资讯序列之图;以及第十三图-第十七图为电脑绘图,说明将位元错误率比较为一信号杂讯比功能之各种模拟结果。 |
