| 主权项 |
1.一种半导体记忆装置,其系具有复数个由正常行格阵列与备用行格阵列所构成之记忆格阵列,以及一用以同时选择该记忆格阵列的正常行线之通用的正常行解码器,其中用以选择各个备用行格阵列的备用行线之备用行解码器系分别且独立地形成在该备用行格阵列中。2.如申请专利范围第1项之装置,其更包括:用以将电源电压施加至一资料滙流排与一备用资料滙流排线之资料滙流排与备用资料滙流排偏压开关装置;连接在正常行线之间、藉由一通用的正常行线选择信号所导通并且用以将该正常行资料传送至该资料滙流排线之正常行开关装置;藉由一正常行致能信号所导通并且传送被载入在该资料滙流排线之中的正常行资料至一资料输入/输出线之正常行资料通道开关装置;连接在备用行线之间、藉由一备用行线选择信号所导通并且用以将该备用行资料传送至该备用资料滙流排线之备用行资料开关装置;藉由一第一反相器的输出信号所导通并且用以传送被载入在该备用资料滙流排线之中的备用行资料至该资料输入/输出线之备用行资料通道开关装置;以及一用以接收该备用行解码器的输出信号以导通该备用行开关部份的电晶体并且导通该备用行资料通道开关部份的通道电晶体之反相器部份,该备用行阵列系独立地被控制。3.如申请专利范围第2项之装置,其中该资料滙流排与备用资料滙流排偏压开关装置系为一连接在该电源电压与每个资料滙流排之间、并且在该电源电压与该备用资料滙流排之间的PMOS型电晶体,该开关装置系具有一用以接收一资料滙流排偏压信号之闸极。4.如申请专利范围第2项之装置,其中该正常行开关装置系为一NMOS型电晶体。5.如申请专利范围第2项之装置,其中该正常行资料通道开关装置系为一用以透过其闸极接收该备用行解码器的输出信号之PMOS型电晶体。6.如申请专利范围第2项之装置,其中该备用行资料通道开关装置系为一用以透过其闸极接收该第一反相器的输出信号之PMOS型电晶体。7.一种半导体记忆装置,其系包含:复数个各别由一正常行格阵列与一备用行格阵列所构成之记忆格阵列;一用以同时选择该记忆格阵列的正常行线之通用的行解码器;一用以选择该备用行格阵列的备用行解码器;一连接至各个记忆格阵列之一正常行格阵列的正常资料线;一连接至该备用行格阵列之备用资料线;以及一用以将该资料线与备用资料线连接至该记忆装置之一输入/输出线的通道电晶体,该备用行解码器系控制该通道电晶体因而将该备用资料线连接至该输入/输出线。8.如申请专利范围第7项之装置,其中若该正常行解码器系被致能时,该正常资料滙流排线系被选择,并且当该正常行解码器系被致能时,若该备用行解码器系被致能,则该备用资料滙流排线系被选择,且同时该备用资料滙流排线系系被连接至该输入/输出线,而该正常资料滙流排线则系与该输入/输出线断开。图式简单说明:第一图系为一种习知的半导体记忆装置之方块图;第二图系为第一图之半导体记忆装置的记忆格阵列之一控制电路图;第三图系为第二图之半导体记忆装置的控制电路图之一操作时序图;第四图系为本发明之半导体记忆装置的方块图;第五图系为第四图之半导体记忆装置的记忆格阵列之一控制电路图;及第六图系为第五图之半导体记忆装置的记忆格阵列之控制电路的一操作时序图。 |
