侦测积集于晶片上线圈线匝之间的短路之测量方法,及用于此测量方法之积体电路结构

摘要

本发明关于一种用以测量包含至少一个具有多数线匝（６）之线圈（５）之晶片积体结构（１）的测量方法。本发明之特征在于包含下列步骤：根据该线圈的两组不同匝数而测量横跨该线圈（５）之第一与第二部位之端子的阻抗；计算所测得之横跨于该线圈（５）之第一与第二部位之端子的阻抗比；比较该阻抗比值以及从相同几何之线圈的阻抗量度取样中所测得的常数；以及当该比值相同或不同于该常数时，分别判断该线圈（５）之一个该部位的至少两线匝之间是否发生短路。本发明另外关于一种能够实施本发明之测量方法的积体电路结构。

主权项

1.一种用以测量包含至少一个具有多数线匝之线 圈之晶片积体结构的方法,其中该方法之特征在于 包含下列步骤:根据该线圈的两组不同匝数而测量 横跨该线圈之第一与第二部位之端子的阻抗;计算 所测得之横跨于该线圈之第一与第二部位之端子 的阻抗比;比较该阻抗比値以及从相同几何之线圈 的阻抗量度取样中所测得的常数;以及当该比値相 同或不同于该常数时,分别判断该线圈之一个该部 位的至少两线匝之间是否发生短路。2.一种包含 至少一个具有多数线匝之线圈的晶片积体结构,其 中该线圈另外包含积集于该匝数的接触垫,并且能 够实施如申请专利范围第1项的测量方法。图式简 单说明: 第一图显示包含多线匝线圈的习知积体电路结构; 以及 第二图显示适用于实施本发明之测量方法的积体 电路结构。