垂直二电晶体式快闪记忆体

摘要

本发明提出一垂直二电晶体式记忆胞结构包含一MOS电晶体与一EPROM穿隧氧化层(ETOX)记忆胞。其中MOS电晶体的汲极与源极其中之一与ETOX记忆胞的控制闸极相连接，而MOS电晶体的汲极与源极的另一个则作为此记忆胞结构的控制闸极，并与一控制线连接。而MOS电晶体的闸极则作为此记忆胞结构的选择闸极，并与一字元线连接。ETOX记忆胞的汲极则与位元线连结，ETOX记忆胞的源极则接地。此记忆胞可以通道区Fowler-Nordheim穿隧电子进行程式化，可将电子从底材穿过通道区与隧道氧化层直至浮置闸极。并且可经由字元线的控制以避免字元线干扰的问题。此记忆胞亦可以通道区Fowler-Nordheim穿隧电子进行记忆抹除，可将储存在浮置闸极中的电子扯出，穿过隧道氧化层与通道区直至底材。此外本发明的记忆胞也可以其它传统的方法进行程式化比如以热电子射入或汲极 Fowler-Nordheim穿隧电子进行程式化，以及以闸极负电压源极抹除或汲极Fowler-Nordheim穿隧电子等方法进行记忆抹除。

主权项

1.一种记忆胞之结构,该结构至少包含:一可抹除且可程式唯读记忆体,其中试可抹除且可程式唯读记忆体用来作为储存电晶体,至少包含一第一控制闸极、一浮置闸极、一闸极氧化层、一通道区、一底材、一第一源极以及一第一汲极;以及一金属氧化物半导体电晶体,其中该金属氧化物半导体电晶体用来作为选择电晶体,至少包含一闸极、一第二汲极以及一第二源极,该闸极用来作为该记忆体单元的一选择闸极、该第二源极或该第二汲极中的一个与该可抹除且可程式唯读记忆体的该第一控制闸极连接,以及该第二源极或该第二汲极中的另一个用来作该记忆胞的一第二控制闸极。2.如申请专利范围第1项之结构,其中该闸极氧化层为一穿隧氧化层。3.如申请专利范围第1项之结构,其中该金属氧化物半导体电晶体为P型。4.如申请专利范围第1项之结构,其中该金属氧化物半导体电晶体为N型。5.如申请专利范围第1项之结构,其中该记忆胞可以通道区Fowler-Nordheim穿隧方法进行程式化。6.如申请专利范围第1项之结构,其中该该记忆胞可以通道区Fowler-Nordheim穿隧方法进行记忆抹除。7.如申请专利范围第1项之结构,其中该记忆胞程式化的方法至少包含热电子射入以及汲极Fowler-Nordheim穿隧方法。8.如申请专利范围第1项之结构,其中该记忆胞记忆抹除的方法至少包含闸极负电压源极抹除以及汲极Fowler-Nordheim穿隧的方法。9.如申请专利范围第1项之结构,其中该选择闸极连接至一字元线、该第二控制闸极连接至一控制线、该第一汲极连接至一位元线,以及该第一源极则接地。10.一种记忆体装置,该装置至少包含:多数个记忆胞,其中试多数个记忆胞形成一记忆矩阵且该多数个记忆胞的每一个均由一可抹除且可程式唯读记忆体与一金属氧化物半导体电晶体连接而成,该可抹除且可程式唯读记忆体至少包含一第一控制闸极、一浮置闸极、一闸极氧化层、一通道区、一第一底材、一第一源极以及一第一汲极,该金属氧化物半导体电晶体至少包含一闸极、一第二汲极以及一第二源极,该闸极用来作为该每一记忆胞的一选择闸极,该第二源极或该第二汲极中的一个连接至该第一控制闸极,该第二源极或该第二汲极中的另一个用来作该每一记忆胞的一第二控制闸极;多数个字元线,其中该多数个字元线的每一个字元线连结至该记忆矩阵中同一列记忆胞上的每一个记忆胞的该选择闸极;多数个位元线,其中该多数个位元线的每一个位元线连结至该记忆矩阵中同一列记忆胞上的每一记忆胞的该第一汲极;以及多数个控制线,其中该多数个控制线的每一个控制线连结至该记忆矩阵中同一行记忆胞上的每一记忆胞的该第二控制闸极。11.如申请专利范围第10项之装置,其中该闸极氧化层为一穿隧氧化层。12.如申请专利范围第10项之装置,其中该金属氧化物半导体为P型。13.如申请专利范围第10项之装置,其中该金属氧化物半导体为N型。14.如申请专利范围第10项之装置,其中该多数个记忆胞可以通道区Fowler-Nordheim穿隧方法进行程式化。15.如申请专利范围第10项之装置,其中该多数个记忆胞可以通道区Fowler-Nordheim穿隧方法进行记忆抹除。16.如申请专利范围第10项之装置,其中该多数个记忆胞程式化的方法至少包含热电子射入以及汲极Fowler-Nordheim穿隧方法。17.如申请专利范围第10项之装置,其中该多数个记忆胞记忆抹除的方法至少包含闸极负电压源极抹除以及汲极Fowler-Nordheim穿隧的方法。18.一种记忆胞程式化的方法,其中该记忆胞为由一可抹除且可程式唯读记忆体与一金属氧化物半导体电晶体连接而成,该可抹除且可程式唯读记忆体至少包含一第一控制闸极、一浮置闸极、一穿隧氧化层、一通道区、一底材、一第一源极以及一第一汲极,该金属氧化物半导体电晶体至少包含一闸极、一第二汲极以及一第二源极,该闸极用来作为该记忆胞的一选择闸极,该第二源极或该第二汲极中的一个连接至该第一控制闸极,该第二源极或该第二汲极中的另一个用来作该记忆胞的一第二控制闸极,该方法至少包含下列步骤:该第二控制闸极施予一第一电位;该选择闸极施予一第二电位:该第一源极与第一汲极接地或浮置;以及该底材接地。19.如申请专利范围第18项之方法,其中该第一电位约15至20伏特,且该第二电位约15至20伏特。图式简单说明:第一A图EPROM结构截面示意图;第一B图EPROM结构等效电路图;第二A图EEPROM结构截面示意图;第二B图EEPROM结构等效电路图;第二C图EEPROM记忆矩阵等效电路图;第二D图以正电压施予闸极,负电压施予汲极方法将EEPROM的储存电晶体予以程式化之截面示意图;第三A图分裂闸极快闪记忆胞结构截面示意图;第三B图分裂闸极快闪记忆胞记忆矩阵等效电路图;第四A图本发明垂直二电晶体记忆胞结构等效电路图;第四B图本发明垂直二电晶体记忆矩阵等效电路图;第四C图以正电压施予控制闸极与选择闸极,而源极、汲极与底材接地,将本发明垂直二电晶体记忆胞予以程式化之截面示意图。