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Die Erfindung betrifft eine Speicherzellenanordnung, bei der im Bereich einer Hauptfläche eines Halbleitersubstrats (10) mehrere Speicherzellen vorhanden sind, bei der die Speicherzellen jeweils wenigstens einen MOS-Transistor mit Source (29), Gate (WL1 bzw. WL2) und Drain (60) enthalten, bei der die Speicherzellen in im wesentlichen parallel verlaufenden Speicherzellenzeilen angeordnet sind, bei der benachbarte Speicherzellenzeilen durch einen Isolationsgraben (20) isoliert sind, bei der benachbarte Speicherzellenzeilen jeweils wenigstens eine Bitleitung (60) enthalten und wobei die Bitleitungen (60) zweier benachbarter Speicherzellenzeilen einander zugewandt sind. Diese Speicherzellenanordnung wird erfindungsgemäss so ausgestaltet, dass der Isolationsgraben (20) tiefer in das Halbleitersubstrat (10) eindringt als die Bitleitungen (60) und dass sich unterhalb des Isolationsgrabens (20) wenigstens ein Teilbereich der Source (29) und/oder der Drain befindet. Die Erfindung betrifft ferner ein Verfahren zur Herstellung dieser Speicherzellenanordnung. |
