| 主权项 |
1.一种半导体封装方法,其包含步骤有:提供一导线架,其具有复数个引脚,以供电性连接;执行半导体封装,其系在该导线架上黏贴复数个半导体晶片,在电性连接晶片与导线架之引脚后,以封胶体密封该半导体晶片;电镀导线架,使裸露于封胶体外之引脚表面形成一金属层,其中该金属层系为锡或锡合金;加热导线架,其系在非活性气体之气氛下加热该金属层;及切割导线架,以形成单一之半导体封装结构。2.如申请专利范围第1项所述之半导体封装方法,其中「提供一导线架」之步骤中,该导线架之金属材料系为铜、铜合金或合金42。3.如申请专利范围第1项所述之半导体封装方法,其中「执行半导体封装」之步骤中,系包含有打线(wire bonding)及封胶(molding)等过程。4.如申请专利范围第1项所述之半导体封装方法,其中「电镀导线架」之步骤中,该金属层系为含锡之金属。5.如申请专利范围第1项所述之半导体封装方法,其中「加热导线架」之步骤中,该非活性气体系为氮气、氩气氖气或氩氖混合气。6.如申请专利范围第1项所述之半导体封装方法,其中「加热导线架」之步骤中,加热温度系为180℃至220℃,并维持30秒至5分钟。7.如申请专利范围第1项所述之半导体封装方法,其中「切割导线架」之步骤中,系可将裸露于封胶体外之引脚弯折成1型脚 (I-lead)、J型脚(J-lead)或鸥翼脚(gull wing)。8.如申请专利范围第1项所述之半导体封装方法,其中形成之半导体封装结构系为引脚在晶片上(lead on chip,LOC)、晶片在引脚上(chip on lead,COL)、四方扁平(quad flat package,QFP)、小型化构装(small outlinepackage,SOP)或超薄小型化构装(thin small outline package,TSOP)。9.如申请专利范围第1项所述之半导体封装方法,其中形成之半导体封装结构系为四方扁平无外引脚式(quad flat non-leaded,QFN )或小型化无外引脚式(small outline non-leaded,SON )。图式简单说明:第1图:依本发明之防止导线架外引脚发生须晶之半导体封装方法之流程图;第2a图:依本发明之一具体实施例,所提供导线架之顶面图;第2b图:依本发明之一具体实施例,「执行半导体封装」后之截面图;第2c图:依本发明之一具体实施例,「电镀导线架」后之截面图;第2d图:依本发明之一具体实施例,「加热导线架」后之截面图;及第2e图:依本发明之一具体实施例,「切割导线架」后之截面图。 |
