| 摘要 |
<p>본 발명은 저소비 전력화, 고속화라는 메모리 설계의 중요한 요소를, 지연 회로의 게이트 단수(段數)를 전환하는 것만으로, 용이하게 조정·최적화할 수 있도록 한 메모리 판독 회로를 제공한다. 매트릭스 형태로 배열된 SRAM 셀(12)을, 비트선쌍의 전위의 변동 폭을 차동 증폭하는 센스 앰프(24)에 의해 판독하는 SRAM에 있어서, 동일 라인상의 SRAM 셀을 유효하게 하는 워드선을 비(非)액티브로 하는 신호와, 센스 앰프를 유효하게 하는 신호를 동시에 형성하는 지연 회로(50)를 갖는다. 이 지연 회로는, 종속 접속된 인버터로 구성되고, 인버터의 단수를 FIB 수법으로 용이하게 변경할 수 있다.</p> |
